Устройство для управления многоканальной измерительной системой

 

Изобретение относится к вычислятельной технике. Оно является усовершенствованием устройства, опит сатого в авт.св. 1149255. Цель изобретения - повышение быстродействия работы устройства. Новым в ;устройстве является введение в него управления буферизацией и блока буферной памяти, информационный вход которого связан с информационным выходом блока управления буферизацией, адресный вход - с адресным выходом этого блока, информационный вход которого связан с выходом элемента ИЛИ, первый управляющий вход блока управления буферизацией связан с выходом регистра команд, второй управляющий вход - с выходом генератора тактовых импульсов, третий управляющий вход - с дополнительным выходом дешифратора команд, при этом выход блока буферной памяти является выходом устройства. Блок управления буферизацией содержит первый и второй адресные регистры, дешифратор , первый и второй информационные регистры и элемент И. 4 ил.

СОЮЗ СОВЕТСКИХ

»»

РЕСПУБЛИК!

gg 4 С 06 F 9/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

» ас

1»в

1 !»

К АВТОРСКОМУ 08ИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ., (61) 149255 (2l) 3861462/24-24 ,(22) 28,02.85 (46) 15.69.86. Бюл. В 34 (72) В.Б.Кублановский и Т.H.Êîøåëåâà ,(53) 681.32 (088.8) (56) Авторское свидетельство СССР !!» !149255, кл. С 06 F 9/00, 1985. (54) УСТРОЙСТВО дЛя уПРАВЛЕНИя ИНОГО КАНАЛЬНОЙ ИЗМЕРИТЕЛЬНОЙ СИСТЕМОЙ (57) .Изобретение относится .к вычислительной технике. Оно.является усовершенствованием .устройства, опи-. санного в авт.св. Ф !!49255, Цель изобретения - повышение быстродействия работы устройства. Новым в

;устройстве является введение в него блока управления буферизацией и

„„SU„;, 1257644 A 2 блока буферной памяти, информационный вход которого связан с информационным выходом блока управления буферизацией, адресный вход — с адресным выходом этого блока, информационный вход которого связан с выходом элемента ИЛИ, первый управляющий вход блока управления буферизацией связан с выходом регистра команд, второй управляющий вход — с выходом генератора тактовых импульсов, третий управляющий вход — с дополнительным выходом дешифратора команд, при этом выход блока буферной памяти является выходом устройства. Блок управления буферизацией содержит первый и второй адресные регистры, дешифра . тор, первый и второй информационные регистры и элемент И. 4 ил.

1257644

Изобретение относится к вычислительной технике и может быть использовано s многоканальных телеметрических системах и системах автоматического контроля для управления многоканальной измерительной системой.

Целью изобретения является повышение быстродействия.

На фиг.l изображена функциональная схема устройства; на фиг,2— функциональная схема распределителя; на фиг.3 — схема генератора тактовых импульсов; на фиг.4 — функциональная схема блока управления буферизацией.

Устройство содержит регистр 1 команд, дешифратор 2 команд, группу . коммутаторов 3 каналов, информационные входы которых подключены к инЬ формационным входам группы устройства, элемент ИЛИ 4, распределитель 5, счетчик 6 адреса, генератор 7,тактовых импульсов, счетчики

8 адреса, мультиплексор 9, блок 10 г; памяти, блок !1 управления буферизацией, блок 12 буферной памяти, вы.ход которого подключен к информационному выходу устройства.

Распределитель содержит группу

13 триггеров, группы 14 и 15 элементов И, блок 16 приоритета, регистр 17, входы и выходы 18 — 24 распределителя.

Генератор тактовых импульсов (ГТИ) содержит генератор 25, счетчик 26, входы и выходы 27, 28 ГТИ.

Блок управления буферизацией содержит нервый 29 и второй 30 адрес,ные регистры, дешифратор 3! адреса, первый 32 и второй 33 информацион7!ые регистры, Устройство работает следующим образом.

По каждому сигналу генератора

:7 тактовых импульсов, поступающих с выхода 27 на вход 19 распределителя 5, один из счетчиков адресов (6,8 ...8>.,) выбирает соответствую, щее значение из блока 10 памяти. С частотами, соответствующими выходным сигналам генератора 7, включаются в работу определенные счетчики адресов, причем в любое время работает только один из счетчиков адресов, являющийся в данный момент наиболее приоритетным. Именно его содержимое, соответствующее номеру ячейки, в которой хранится код но,мера опрашиваемого датчика, через

10 мультиплексор 9 поступает на вход блока 10 памяти. Старшие разряды входов мультиплексора 9 подключены к логическим "0" и "1" таким образом, чтобы при установлении нуля во всех счетчиках и включении счетчика 6 (номер которого от распределителя 5 поступает на управляющий вход мультиплексора 9) на выходе мультиплексора 9 бып код, соответствующий адресу А, а при включенном счетчике 8 на выходе мультиплексора 9 бу» дет код, соответствующий адресу В и т.д., где А,В,С и т,д. — начальные адреса массивов адресов датчи. ков, записанные в блоке 10 памяти, причем с адреса А записан массив

55 адресов датчиков, опрашиваемых по счетчику 6, а с адреса  — массив адресов датчиков, опрашиваемых счетчиком 8, а с адреса С -массив адресов датчиков, опрашиваемых счетчиком 8 и т.д.

В блоке 10 памяти записаны коды адресов датчиков, причем с адреса

А блока 10 памяти записаны коды адре— сов первой группы датчиков, с адреса

В блока 10 памяти — коды адресов второй группы датчиков и т.д.

Распределитель 5 в соответствии с поступающими на его входы сигналами от генератора 7 тактовых импульсов открывает счет соответствующих счетчиков адресов. По. содержимому счетчиков адресов из блока 10 .памяти поступают коды адресов соответствующей группы датчиков на вход регистра команд и расшифровываются дешифратором 2 команд, сигналы с которого поступают на входы коммутатора 3 каг налов ° После кода последнего адре— са определенной группы датчиков из блока !О памяти поступает признак окончания, который через дешифратор

2 поступает на вход 20 распределителя 5, после этого начинает работать следующий счетчик адресов. Этим приз. наком является старший разряд информации, поступающий из блока 10 памяти на регистр 1, по которому дешифратор 2 определяет, являются ли остальные разряды информации адресом подключаемого датчика или по содержимому этих разрядов должен переключаться распределитель 5. -При этом адрЕс опрашиваемого датчика (параметра) из регистра 1 команд по соответствующему сигналу дешифратора 2

) 257644 попадает на первый адресный регистр

29 буфера 11. По следующей метке от генератора 7 тактовых импульсов "эта информация переписывается во второй адресный регистр 30 блока ll. Временной интервал между записью адреса в первый и второй адресные регистры

- 29 и 30 равен времени прохождения информации от коммутатора 3 через элемент ИЛИ 4 до входа блока .11. Таким 10 образом, по времени перезаписи адреса из первого адресного регистра 29 блока 11 во второй адресный регистр

30 информация от измерительной системы будет находиться иа входе первого 15 информационного регистра 32 блока

ll. После дешифрации адресная информация иэ первого информационного регистра 32 блока ll переписывается во второй репистр 33 и на выходе 20 блока 11 появляется с выхода дешифратора 31 адрес блока 12 буферной памяти (соответствует номеру опрашиваемого датчика) и соответствующая ему информация от многоканаль- 25 ной измерительной системы выход второго информационного регистра 33 которая записывается в блок 12 буферной памяти.

Таким образом, повышается быстродействие работы устройства, т.е. - 30 время выдачи очередного адресного запроса не зависит от обработки измеряемой информации.

В данном устройстве интервал между двумя адресными запросами Равен только времени прохождения информации от входа устройства,через комму- . таторы 3 и элемент ИЛИ 4. Если существует фиксированная задержка прохождения информации от входа " )О устройства до выхода элемента ИЛИ 4, кратная некоторому числу тактовых импульсов генератора 7, то добавлением соответствующего количества адресных регистров в блок 11 можно 4g увеличивать частоту адресных запро. сов независимо от задержки прохождения информации от входа устройства до выхода элемента ИЛИ 4. формула изобретения

Устройство для управления многоканальной измерительной системой по авт.св.Р l)49255, о т л и ч а ющ е е с я тем, что, с целью повыше-, ния быстродействия, в него введены блок управления буферизацией и блок буферной памяти, причем выход блока буферной памяти подключен к информа" ционному выходу устройства, а блок управления буферизацией содержит два информационных регистра, два адресных регистра, дешифратор и элемент И, причем информационный вход первого информационного регистра блока управления буферизацией подключен к выходу элемента ИЛИ, информационный вход и вход записи первого адресного регистра блока управления буферизацией подключены соответственно к выходу регистра команд и к выходу признака записи адреса дешифратора команд, выход генератора тактовых импульсов подключен к первому входу элемента И и к входам записи первого информационного регистра и второго адресного регистра

1 лока управления буферизацией, выходы которых подключены соответственно. к информационному входу второго информационного регистра и к входу дешифратора блока управления буферизацией, выход поля, адреса которого подключен к адресному входу блока буферной памяти, выход признака готовности адреса дешифратора блока управления буферизацией подключен второму входу элемента И этого лока, выход которого подключен к входу записи второго информационного регистра блока управления буферизацией, выход которого подключен к информационному входу блока буферной памяти, выход первого адресного регистра блока управления буферизацией подключен к информационному входу второго адресного регист- ра этого блока.

1257644

Фиг.2!

257644

xbt 12

Составитель М. Силин

Техред Л.Сердюкова Корректор С.Черни

Редактор Э.Слиган

» «

Производственно-полиграфическое предприятие, г.ужгород, ул. Проектная, 4 дв Й.1 pelt.7

Фиг4

Заказ 4958/48 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

28 к 9.5