Устройство для формирования адресов памяти
Изобретение относится к вычислительной технике, может быть использовано в автоматизированньгх системах идентификации информации, работающих в реальном масштабе времени. Цель изобретения - повышение быстродействия . Устройство содержит входной регистр 1, группу коммутаторов 2 -2 , группу дешифраторов 3, -3, кода адреса , сумматор 4, три триггера 5, 17, 18, два элемента И 6, 13, счетчик 7, дешифратор 8, мультиплексор 9, группу , регистров, группу злементов задержки , злемент ИЛИ 12, регистр 14, группу схем сравнения , шифратор 16, элемент задержки 23. Указанная совокупность признаков позволяет достигнуть цели изобретения . 1 ил, 1 табл. (Л tc СП о о tc N3
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (51) 4 G 06 F 9 36
P,;. У э 11 - Ц
)13
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
М А ВТОРСНОМЪ/ СВИДЕТЕЛЬСТВУ
521.". с2,) ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (бi) 928358 (2 1) 3 7021 б О/24-24 (22) ° 16.02.84 (46) 07,09,86. Вюл. N 33 (72) В.В.Камыков и В.П.Игнатович (53) 681.32(088,8) (56) Авторское свидетельство СССР Р 928358, кл. С 06 F 9/36, 1979. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ АДРЕСОВ ПАМЯТИ (57) Изобретение относится к вычислительной технике, может быть использовано в автоматизированных системах идентификации информации, работающих „„Я0„„1256027 А 2 в реальном. масштабе времени. Цель иэобретения — повышение быстродействия. Устройство содержит входной регистр 1, группу коммутаторов 2, -2 К группу дешифраторов 3, -3, кода адреса, сумматор 4, три триггера 5, 17, 18, два элемента И 6, 13, счетчик 7, дешифратор 8, мультиплексор 9, группу 10, -10 регистров, группу"элементов задержки 11 -11, элемент ИЛИ 12, к регистр 14, группу схем 15, -15 сравнения, шифратор 16, элемент задержки 23. Указанная совокупность признаков позволяет достигнуть цели изобретения. 1 ил, табл. 1256027! Сигналы на выходе шифратора 16 Результат сравнения кодов знака с номером ((I 1 2 3 4 5 Х 0 Х Х Х 1 1 0 Х Х ! 1 Х Х 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 Х Х Х Есть Х Х З„Нет Х Х 4 ! о х х 0 Х 6 ! О 1 0 К -и (о 1 1 (К+1) -и-! о Изобретение относится к вычислительной технике и может быть использовано в автоматизированных системах идентификации информации, работающих в реальном масштабе времени и является усовершенствованием устройства по авт. св, !!! 928358. Цель изобретения — повышение быстродействия. На чертеже представлена структур- 1О ная схема предлагаемого устройства. Предлагаемое устройство содержит входной регистр 1, коммутаторы 2.„-2„, дешифраторы 3, -3,, кода адреса, сумматор 4, триггер 5, элемент И 6, счет-15 чик ?, дешифратор 8, мультиплексор 9, регистры tO -10„, элементы 11 -11 задержки, элемент ИЛИ 12, элемент И 13, регистр 14, схемы 15 -15 сравнения, шифратор 16, триггеры 17 и 18, 20 входы 19-2 1, выход 22, элемент 23 задержки. Предлагаемое устройство работает следующим образом, После включения триггер 5, счетчик 7, регистры 1, 10, -10 и 14 находятся 1 в нулевом состоянии, а триггеры 17 и ! Так как записанный в регистр 1 код номера объекта не равен нулю, а регистр 14 обнулен, то на выходах схем 15 -15 сравнения устанавливается к нулевой сигнал. Шифратор 16 преобразует результат сравнения в сигнал на втором выходе, который сбрасывает триггер 18 через элемент ИЛИ 12 в исходное состояние, разрешая прохождение следующего синхроимпульса через элемент И 6. 18 — в единичном состоянии. На вход 21 устройства подается код номера информации (объекта), состоящий из К кодов знаков (рангов). Сигнал начала формирования адреса подается на вход 19 устройства и устанавливает триггер 5 в единичное состояние, разрешая тем самым прохождение синхроимпульсов с входа 20 устройства через элемент И 6 на счетный вход счетчика 7. Первый синхроимпульс, прошедший через элемент И 6, изменит содержимое счетчика 7 и вызовет появление на первом выходе дешифратора 8 сигнала, по которому триггер 18 перейдет в нулевое состояние, а в регистр 1 запишется код номера объекта, 3а время до следующего синхроимпульса схемы 15,-15 сравнения сравнивают коды знаков, входящих в номер объекта, регистров 1 и 14. Результат сравнения шифратор 16 преобразует в код на первом выходе и сигнал на втором выходе в соответствии с таблицей, где 0 — коды i-го знака не совпали, 1 — коды j-го знака совпали, Х вЂ” результат сравнения безразличен. Второй синхроимпульс вызовет появление управляющего сигнала на втором выходе дешифратора 8. На коммутаторы 2,-2 и дешифраторы 3, -3 +, подаются коДы знаков (номеров ветвей). При этом с выходов коммутаторов 2„ -2 „ на дешифраторы 3, -Зщ подаются сигналы, обеспечивающие их работу, а с выхода дешифратора 3, на сумматор 4 подается начальный адрес А 1, соответствующий коду первого знака (номеру ветви 6027 4 образует результат сравнения (см. таблицу) в код 4,, сигнал на втором выходе отсутствует. Триггер 18 нулевым сигналом на прямом выходе запрещает прохождение следующего синхроимпульса через элемент И 6 и разрешает сигналом с инверсного выхода прохождение второго синхроимпульса через элемент И 13 на вход записи счетчика 7. В счетчик 7 с информационного входа записывается код с первого выхода шифратора 16. Трчггер 17 устанавливается в нулевое состояние. На дешифраторы 3, -3 управляющий сигнал не поступает, так как дешифратор 8 выключен нулевым сигналом с выхода триггера 17, поданным на его информационный вход. С выхода счетчика 7 код шифратора 16 по дается на управляющий вход мультиплексора 9. Мультиплексор 9 вьдает на выходе содержимое регистра 104, которое подается на сумматор 4. Таким образом, s сумматор 4 записан начальный адрес АЗ, соответствующий номеру ветви третьего уровня, вычис1 ленной еще в предьдущем цикле. Следующий знак в номере объекта, отличен от знака в номере объекта предьдущего цикла, поэтому сигналом с элемента 23 задержки триггер 18 устанавливается в исходное состояние, разрешая прохождение последующих синхроимпульсов через элемент И 6 на счетный вход счетчика 7. По третьему синхроимпульсу триггер 17 переходит в исходное состояние и включает дешифратор 8, с пятого выхода которого управляющий сигнал поступает на дешифратор 3 С выхода дешифратора 3 на сумматор 4 подается число дВ4. В сумматоре 4 начальный адрес объекта четвертого ранга В4 = АЗ + а В4 образуется уже после третьего синхроимпульса. Устройство для формирования адресов памяти по авт. св. N -928358, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены K схем сравнения (к - количество рангов адресной информации), шифратор, группу из К регистров, группу иэ к элементов задержки, регистр, мультиплексор, второй и третий триггеры, элемент задержки, второй эле3 125 первого уровня). По третьему синхроимпульсу с выхода дешифратора 3 на 2 сумматор 4 подается число АА2, В сумматоре 4 образуется начальный адрес, соответствующий номеру ветви второго уровня А2 = А1 + 4 А2.. С выхода сумматора число А2 подается на информационные входы регистров 10, -10 и при поступлении сигнала, с третьего выхода дешифратора 8, задержанного элементом 10 11 задержки, записывается в регистр 10, . По следующему синхроимпульсу с выхода дешифратора 3> на сумматор 4 подается число ь АЗ. В сумматоре 4 образуется начальный адрес,соответству- 15 ющий. номеру ветви второго уровня АЗ = А2 + л АЗ. С выхода сумматора число АЗ записывается по сигналу с (к + .1)го выхода дешифратора 8 в регистр 10к. По завершении преобразования кода 20 номера объекта на выходе 22 устройства устанавливается соответствующий начальный адрес, а на выходе перепой нения счетчика появится сигнал, по которому триггер 5 устанавливается 25 в исходное, нулевое состояние и в регистр 14 переписывается содержимое регистра 1. . Устройство готово к формированию арреса по следующему коду номера объ-30 екта. Исходное состояние регистров для второго и последующих циклов формирования адреса следующее. В регистры 1 и 14 записан код но35 мера объекта предьдущего цикла, а в регистры 10 -10 — соответствующие к начальные адреса, вычисленные в предыдущем цикле. Работу устройства для второго и 40 п следующих циклов формирования адреса рассмотрим на примере формирования адреса объекта 4-го ранга (т. е. номер объекта состоит из четырех знаков, например а„, а, а, Ь ) по коду45 номера объекта, который до третьего Ф о р м у л а и э о б р е т е н и я знака включительно совпадает с кодом номера объекта предыдущего цикла— a„a а5а, записанного в регистр 14. По первому синхроимпульсу на пер50 вом выходе дешифратора 8 появляется сигнал, по которому триггер 18 устанавлива тся в нулевое состояние, а в регистр 1 записывается код номера объекта а а азЬ . -a выходах всех 1а З4 55 схем сравнения устанавливается сигнал "1"., а на выходе схемы 15 сравнения — сигнал "0". Шифратор 16 пре- мент И и элемент ИЛИ, причем вход ус1256027 Составитель Ю,Ланцов . Техред Л.Сердюкова Корректор В.Синицкая Редактбр С.Патрушева Заказ 4824/48 Тираж 671 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 тановки в "0" первого триггера соединен с выходом переполнения счетчика, информационный вход которого соединен с первым выходом шифратора, второй выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом элемента задержки, вход которого соединен с выходом второго элемента И, входом записи tl tl счетчика и входом установки в 0 второго триггера, вход установки в "1" которого соединен с выходом первого элемента И, информационный выход счетчика соединен с управляющим входом мультиплексора, стробирующий вход которого соединен с прямым выхо.дом третьего триггера и первым входом второго элемента И, второй и третий входы которого соединены соответствен-2О но с выходом первого триггера и входом синхронизации устройства, вЫход элемента ИЛИ соединен с входом установки в "0" третьего триггера, инверсный выход которого соединен с тре- 2S тьим входом первого элемента И,"вход установки в "1" третьего триггера соединен с первым выходом дешифратора, выход второго триггера — со стробирующим входом дешифратора, с третье-. го по (К+1)-й выходы которого соединены с входами соответственно с первого по.К -й элементов задержки группы, выходы которых соединены с входами записи одноименных регистров группы, информационные входы которых соединены с выходом сумматора, (К+1)-й вход которого соединен с выходом мультиплексора, с первого по К -й информационные входы которого соединены с выходами одноименных регистров группы, с первого по -й выходы входного регистра соединены с первыми входами одноименных схем сравнения группы и с одноименными информационными входами регистра, с первого по К, -й выходы которого соединены с вторыми входами одноименных схем сравнения группы, выходы к торых соединены с одноименными входами шифратора. 
