Устройство для извлечения квадратного корня

 

Изобретение относится к облас- . ти вычислительной техники и позволяет сократить время итерационных вычислений значения квадратного корня. Устройство содержит распределитель импульсов, сумматор-вычитатель,триггер задания знака, первый и второй блоки анализа результата, первый и второй сдвигатели, накапливающий сумматор-вычитатель , дешифратор, сумматор , регистр порядка приращения,ключ, первый и второй элементы ИЛИ. Блоки анализа результата выделяют номер старшей единицы в поступающих на них кодах. 3 ил. с (О (Л С

СОКД СОВЕТСКИХ

CUW

РЕСПУБЛИК

„„SU„„125 257 (р G 06 F 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ,;:

К ASTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3851411/24-24 (22) 23. 01. 85 (46) 23.09.86. Бюл. Ó 35 (71) Ордена Ленина институт кибернетики нм. В.М. Глушкова (72) В.П. Боюн, А.Н. Головин и Л. Г. Козлов (53) 681.325 (088.8) (56) Оранский А.И. Аппаратурные методы в цифровой вычислительной теха. нике. — Минск: Изд-во БГУ им. В.И. Ленина, 1977, с. 147, рис. 6.1.

Интегральные микросхемы: Справочник /Под ред. Б.В. Тарабрина, Изд. 2-е, испр. — И.: Энергоатомиздат, 1985, с. 194.

Авторское свидетельство СССР

У 732863, кл. G 06 F 7/552, 1978. (54) УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ (57) Изобретение относится к облас-, ти вычислительной техники и позволяет сократить время итерационных вычислений значения квадратного корня.

Устройство содержит распределитель импульсов, сумматор-вычитатель,триггер задания знака, первый и второй блоки анализа результата, первый и второй сдвигатели, накапливающий сумматор-вычитатель, дешифратор, сумматор, регистр порядка приращения, ключ, первый и второй элементы ИЛИ. Блоки анализа результата выделяют номер старшей единицы в поступающих на них кодах. 3 ил.

1259257 у +4.у

1 1+1 )Е, t

2 3yl

45 где Е; =, х — у . — невязка, 3...f. — операция выделения старшей единицы.

Устройство работает следующим образом.

Код подкоренного выражения х разрядностью m поступает в сумматорвычитатель 2 по входу 15. По входу

17 в нулевое состояние устанавливается накапливающий сумматор-вычитатель 7 и регистр 10. Разрядность

55

Изобретение относится к вычислительной технике, предназначено для извлечения квадратного корня и может быть использовано в высокопроизводительных специализированных вычислительных устройствах.

Целью изобретения является повышение быстродействия устройства.

На фиг.1 приведена функциональная

10 схема предлагаемого устройства;на фиг. 2 и 3 — примеры, реализации первого и второго блоков анализа результата соответственно.

Предлагаемое устройство (фиг.1) содержит распределитель 1 импульсов, 15 сумматор-вычитатель 2, триггер 3 задания знака, первый и второй блоки 4 и S анализа результата, первый сдвигатель 6, накапливающий сумматорвычитатель 7, дешифратор 8, сумма20 тор 9, регистр 10 порядка приращения, ключ 11, первый и второй элементы ИЛИ 12 и 13, второй сдвигатель

14, вход 15 аргумента, выход 16 устройства, вход 17 начальной установки, и вход 18 запуска устройства.

Первый блок 4 (фиг.2) содержит первый и второй шифраторы 19 и 20 с приоритетом, группу элементов НЕ 21, группу элементов ИЛИ-НЕ 22, группу

30 элементов И 23 и группу элемен. тов ИЛИ 24 .

Второй блок 5 (фиг.3) содержит шифратор 25 с приоритетом и элемент НЕ 26. Шифраторы 19, 20 и 25 мо- 35 гут быть выполнены, например, на микросхемах 500ИВ 165.

В предлагаемом устройстве вычисление квадратного корня у =" х осуществляется по итерационному алroритму накапливающего сумматора-вычитателя

7 (m/2+1), а регистра 10 и сумматора 9 — (1+Ent(1og,m)), где Ent — целая часть.

Запуск устройства производится по сигналу, поступающему на вход 18 устройства.

Распределитель 1 по сигналу запуска вырабатывает на своих с первого по третий выходах тактовые последовательности импульсов, причем на втором и третьем выходах распределителя 1 формируются последовательности, сдвинутые относительно основной тактовой последовательности (по первому выходу) на одну и две трети периода соответственно.

Работа распределителя 1 прекращается при поступлении импульса с выхода элемента ИЛИ 13 на его вход останова.

По сигналу с первого выхода распределителя 1 первый блок 4 определяет номер старшей единицы в коде, записанном в сумматоре-вычитателе 2 и равном -подкоренному выражению,второй блок 5 выделяет номер старшей единицы в коде, записанном в накапливающем сумматоре-вычитателе 7 и равном в первой итерации нулю. Причем на выходе первого блока 4 номер старшей единицы представлен прямым кодом, а на выходе второго блока 5 номер старшей единицы представлен в инверсном коде.

Если содержимое сумматора-вычитателя 2 число положительное, то на вход первого блока 4 поступает прямой код содержимого сумматора-вычитателя 2, а если отрицательное, то на вход первого блока 4 поступает код, обратный содержимому сумматоравычитателя 2. Подача на вход первого блока 4 прямого или обратного кодов содержимого сумматора-вычитателя 2 управляется сигналами, поступающими с выхода его знакового разряда на вход управления выдачи прямого или обратного кода этого же сумматоравычитателя 2. С выхода первого блока 4 код номера старшей единицы поступает на сдвигатель 14,который управляется сигнальным выходом нуля второго блока 5.

Блок 4 работает следующим образом.

Код числа без знака (например, разрядностью 12) поступает на входы

1259257 первого и второго шифраторов 19 и

20. Первый шифратор 19 выделяет номер старшей единицы в старших четырех разрядах, а второй шифратор 20— в младших восьми разрядах кода чис- 5 ла. Если на четвертом выходе первого шифратора 19 сигнал равен "0", то самая старшая единица находится в младших разрядах кода числа (от 0 до 7) и на выходе блока 4 должен появиться код номера старшей единицы.

Это обеспечивается группой элементов ИЛИ-НЕ 22. Если же единица присутствует в старших четырех разрядах кода числа, то на выходе первого 5 блока 4 должен быть код, который получается как код с избытком восемь от кода с выхода первого шифратора

19. Формирование такого кода обеспечивается группой элементов НЕ 21 и 20 группой элементов И 23. На выходе сигнализации нуля первого блока 4 появляется единичный сигнал в случае, когда на четвертых выходах первого и второго шифраторов 19 и 20 25 нулевые сигналы.

Второй блок 5 работает аналогично шифратору 25 и выдает обратный

It tt код числа, взятого со знаком минус по модулю равного номеру старшей еди-ЗО ницы содержимого накапливающего сумматора-вычитателя 7.

Сдвигателем 14 выполняется операция сдвига кода номера старшей единицы в сторону младших разрядов 35 на один разряд. Это эквивалентно делению номера старшей единицы кода подкоренного выражения на два и определению номера старшей единицы кода первого приближенного значения ре-40 зультата, который с выхода сдвигателя 14 поступает на вход первого слагаемого сумматора 9, где складывается с инверсным кодом номера старшей единицы содержимого направливающего сум-45 матора-вычитателя 7, поступающим на вход второro слагаемого сумматора 9, и кодом на сигнальном выходе нуля, поступающим на вход переноса в младший разряд сумматора 9. Таким обра- so зом, на сумматоре 9 вычисляется разность между кодом номера старшей единицы в содержимом сумматора-вычитателя 2 и номером старшей единицы в содержимом накапливающего сум- gS матора-вычитателя 7. B первой итерации, когда содержимое накапливающего сумматора-вычитателя 7 приращений равно нулю, в регистр 10 записываете ся код номер" старшей единицы первого приближенного значения результата. В устройстве нумерация разрядов осуществляется справа налево (от 0 до К), старшие разряды расположены слева, а младшие — справа, Длительность сигналов с первого выхода распределителя 1 должна быть достаточной для срабатывания блоков

4 и 5, суммирования на сумматоре

9 и записи результата в регистр 10.

По сигналу с второго выхода распределителя 1 на сумматоре-вычитателе 2 осуществляется прием содержимого накапливающего сумматора-вычитателя

7, сдвинутого на сдвигателе 6 влево на число разрядов, соответствующее содержимому регистра 10. Дешифрация содержимого регистра 10 на дешифраторе 8 выполнена таким образом, что если содержимое регистра 10 равно п, то на вход накапливающего сумматора-вычитателя 7 поступает код числа, равный 2 и (где и - номер разряда). По сигналу с прямого выхода триггера 3, предназначенного для временного хранения знака, код с выхода дешифратора 8 суммируется на накапливающем сумматоре-вычитателе

7 с его предыдущим значением или вычитается из него.

По сигналу с третьего выхода распределителя f на сумматоре-вычитателе 2 производится прием нового содержимого накапливающего сумматора †вычитате 7, сдвинутого в соответствии с содержимым регистра 10 влево на сдвигателе 6. Код, поступающий с выхода сдвигателя 6, во втором и третьем тактах прибавляется к содержимому сумматора-вычитателя

2, если на инверсном выходе триггера 3 ноль, и вычитается из него, если на инверсном выходе триггера 3 единица. Код с выхода дешифратора 8 прибавляется к содержимому накапливающего сумматора-вычитателя 7,если на прямом выходе триггера 3 ноль, и вычитается из него, если на прямом выходе триггера 3 единица.

В следующей итерации операции в устройстве выполняются аналогично за исключением того, что содержимое сумматора-вычитателя 7 не равно нулю, а следовательно на сигнальном выходе нуля второго блока 5 отсутствует сигнал, управляющий сдвигом

3 1259257 на сдвигателе 14 и обеспечивающий ра задания прибавление единицы в младший раз- распределит ряд сумматора 9. Устройство прекраща- выход котор ет работу и выдает результат на вы- дом первого ход 16 в момент появления единич- вход которо ного сигнала на выходе второго эле- хронизации мента ИЛИ 13. Это имеет место, ког- вычитателя да содержимое сумматора-вычитателя 2 пре,целителя равно нулю или в момент появления ва которого единичного сигнала на выходе знако- 1О рого элемен вого разряда регистра 10, что свиде- ления ключа тельствует о достижении заданной та ИЛИ саед точности равной 2 зации сумма формула изобретения

Устройство для извлечения квадратного корня, содержащее первый блок анализа результата, сумматорвычитатель, накапчивающий сумматор- 2О вычитатель, ключ, два сдвигателя, регистр порядка приращений, распределитель импульсов, триггер задания знака, выход накапливающего сумматора-вычитателя подключен к информа- 25 ционному входу ключа, вход запуска распределителя импульсов является одноименным входом устройства, вход первого операнда сумматора-вычитателя является входом аргумента уст- 30 ройства, выход первого сцвигателя подключен к входу второго операнда сумматора-вычитателя, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия устройства, в не- g

ro введены второй блок анализа результата, дешифратор, сумматор и два элемента ИЛИ, входы сброса регистра порядка приращений и накапливающего сумматора-вычитатеця соедине-4О ны с входом начальной установки устройства, выход которого соединен с выходом ключа, выход сумматора-вычитателя соединен с информационным входом первого блока анализа резуль- 45 тата, вход синхронизации которого соединен с одноименными входами второго блока анализа результата, регистра порядка приращений,триггеб знака и с первым выходом еля импульсов, второй

oro соединен с первым вхоэлемента ИЛИ, второй го соединен с входом синнакапливающего сумматораи с третьим выходом расимпульсов, вход останосоединен с выходом втота ИЛИ и с входом управвыход первого элеменинен с входом синхронитора-вычитателя, выход знакового разряда которого соединен с его входом управления выдачей результата в прямом или обратном коде и с информационным входом триггера задания знака, прямой и инверсный выходы которого соединены с входами управления сложением/вычитанием накапливающего сумматора-вычитателя и сумматора-вычитателя соответственно, выход накапливающего сумматора-вы— читателя соединен с информационными входами первого сдвигателя и второго блока анализа результата, выход номера старшей единицы и выход признака нуля первого блока анализа результата подключены к информационному входу второго сдвигателя и к первому входу второго элемента ИЛИ, второй вход которого подключен к выходу старшего разряда регистра порядка приращений, выход младших разрядов которого подключен к входу управления сдвигом первого сдвигателя и к информационному входу дешифратора, выход которого подключен к информационному входу накапливающего сумматора-вычитателя, выход второго сдвигателя подключен к входу первого слагаемого сумматора, выход которого подключен к информационному входу регистра порядка приращений, инверсный выход номера старшей единицы и выход признака нуля второго блока анализа результата подключены к входу второго слагаемого и входу лереноса в младший разряд сумматора.

1259257 ри8. 2

Составитель А. Ушаков

Редактор О. Юрковецкая Техред И.Попович Корректор T.Êîëá

Заказ 5122/46

Тираж б71 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

11 3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная,4

Устройство для извлечения квадратного корня Устройство для извлечения квадратного корня Устройство для извлечения квадратного корня Устройство для извлечения квадратного корня Устройство для извлечения квадратного корня 

 

Похожие патенты:

Квадратор // 1258826
Изобретение относится к области автоматики и вычислительной техники, предназначено для формирования суммы и разности квадратов двух величин, представленных в цифровой или аналоговой форме, и является усовершенст-, рованием устройства по авт

Изобретение относится к автоматике и вычислительной технике, в частности к устройствам для реализации стандартных функций в универсальных и специализированных ЭВМ и функциональных преобразователях

Изобретение относится к вычислительной технике и предназначен для генерирования во времени функции/х

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в специализированных вычислительных устройствах

Изобретение относится к области автоматики и вычислительной техники

Изобретение относится к области вычислительной техники

Изобретение относится к вычислительной технике и позволяет повысить быстродействие процесса возведения в степень за счет того, что возведение осуществляется за один такт независимо от показателя степени

Изобретение относится к вычислительной технике и может быть использовано в специализированных устройствах обработки информации

Изобретение относится к вычислительной технике и может быть использовано в цифровых функциональных преобразователях и в цифровых вычислительных машинах Цепью изобретения является повышение быстродействия

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих специализированных вычислителях

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и структурах

Изобретение относится к вычислительной технике и может быть применено в специализированных цифровых вычислителях для вычисления модели комплексного числа

Изобретение относится к вычислительной технике и может быть использовано для однотактного вьптолк - ния операции извлечения квадратного корня дробных и целых чисел в спецпроцессорах

Изобретение относится к В11гчислительной технике и может быть использовано в цифровых вычислительных машинах

Изобретение относится к цифровой вычислительной технике и предназначено для использования в специализированных ьшни-ЭВМ

Изобретение относится к вычислительной технике и позволяет сократить время вычисления квадратного корня за счет уменьшения числа сумми-

 

Наверх