Формирователь тестов

 

Изобретение относится к вычислительной технике и может быть использовано для формирования тестовых воздействий при контроле функционирования и локализации неисправностей цифровых узлов и блоков вычислительных машин. Цель изобретеаня - расширение области применения за счет обеспечения формирования тестов для блоков с элементами памяти, а также.увеличение быстродействия за счет исключения избыточности в тестовой последовательности. Для последовательнос гных схем в процес сё формирования тестовых воздействий возможно одновременное изменение лишь небольшого числа входных сигналов . Поэтому в тексте один набор входных сигналов отличается от предыдущего в небольшом числе разрядов. Такие текстовые последовательности : могут быть подвергнуты сжатию, что позволяет сократить объем памяти, служащей для хранения тестовой информации . Поэтому в тест входят тестовые наборы двух типов - тестовый набор без информационной избыточности (без сжатия) и тестов лй набор с информационной избыточностью (сжатием). Формирователь содержит регистр, группу мультиплексоров, группу сумматоров по модулю два, блок управления , счетчик, блок памяти маски, группу дешифраторов. 4 ил. i (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (gg 4 G 06 F 11/26

1 ,I

ОПИСАНИЕ ИЗ06РЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И 0THPblTH4

К АВТОРСКОМУ. СВИДЕТЕЛЬСТВУ (21) 3891146/24-24 (22) 30.04.85 (46) 30.09.86. Бюл, В 36 (72) В.В.Богданов, В.С.Лупиков и С.С.Спиваков (53) 681.3(088.8) (56) Авторское свидетельство СССР

iВ 918949, кл. G 06 F 11/14, 1982.

Авторское- свидетельство СССР

У 911533, кл. G 06 F 11/26, 1980. (54) ФОРМИРОВАТЕЛЬ ТЕСТОВ (57) Изобретение относится к вычислительной технике и может быть использовано для формирования тестовых воздействий при контроле функционирования и локализации неисправностей цифровых узлов и блоков вычис-! лительных машин. Цель иэобретения— расширение области применения эа счет обеспечения формирования тестов для блоков с элементами памяти, а также увеличение быстродействия

„„SU„„1260963 А 1 эа счет исключения "избыточности" в тестовой последовательности. Для последовательностных схем в процессе формирования тестовых воздействий возможно одновременное изменение лишь небольшого числа входных сигналов. Поэтому в тексте один набор входных сигналов отличается от предыдущего в небольшом числе разрядов.

Такие текстовые последовательности могут быть подвергнуты сжатию, что позволяет сократить объем памяти, служащей для хранения тестовой информации. Поэтому в тест входят тестовые наборы двух типов — тестовый набор без информационной избыточности (без сжатия) и тестовцй набор с информационной избыточностью (сжатием) .

Формирователь содержит регистр, группу мультиплексоров, группу сумматоров по модулю два, блок управления, счетчик, блок памяти маски, группу дешифраторов. 4 ил.

1260963

Изобретение относится к вычислительной технике и может быть использовано для формирования тестовых воздействий при контроле функционирования и локализации неисправюостей цифровых узлов и блоков вычислительных машин.

Цель изобретения — расширение области применения за счет обеспе10 чения формирования тестов для блоков, содержащих элементы памяти, а также увеличение быстродействия за счет исключения избыточности тестовой последовательности.

На фиг. 1 приведена структурная

l5 схема формирователя тестов; на фиг. 2 — блок памяти; на фиг. 3— блок управления; на фиг. 4 — пример формирования тестовой последователь20 ности.

Формирователь тестов содержит регистр 1, группу 2 мультиплексоров, включающую мультиплексоры 2-1, 2-2,. „,,2-и (п — число входов контро- 21 лируемого объекта), группу 3 сумматоров по модулю два, включающую сумматоры 3-1, 3-2,...,3-и по модулю два, группу 4 дешифраторов, включающую д.ешифраторы 4-1, 4-2,..., 4-k

n+i (k< — — < k+1 где ш — целое число ф 9 такое, что m-1а Fog (и+1) (ш), блок 5 памяти, блок б памяти адреса теста, блок 7 памяти маски, счетчик 8„ .сумматор 9, блок 10 управления, З5 вход 11 сброса (см. фиг. 1).

Блок 5 памяти содержит ПЗУ 12 адреса и длины теста, переключатели 13 адреса, счетчик 14 адреса, счетчик 15 длины и ПЗУ 16 тестов (см. фиг. 2}. 40

Блок 10 управления содержит генератор 17 тактовых импульсов, триггеры 18 и 19, элемент НЕ 20 элемент И 21, элементы ИЛИ 22, элементы И-НЕ 23 и 24, формирователь 25 им- а5 пульс< в и вход 26 пуска, мультиплексоры 27 и 28 (см. фиг ° 3) ..

Все узлы формирователя тестов могут быть выполнены на интегральных микросхемах, в частности регистр 1 — 50 на К155ТМ8, ПЗУ 6, 7, 12 — на 155РЕЗ, счетчики 8, 14, 15 - на К155ИЕ7, сумматор 9 - на К155ИИЗ, ПЗУ 16 - на

К556РТ5, триггеры 18, 19 — на K155TN2, формирователь 25 импульсов - на у

К155АГЗ.

Формирователь работает следующим образом.

Тестовые последовательности сигналов, подаваемые на входы объектов контроля при контроле функционирования и локализации неисправностей, обладают информационной избыточностью.

В частности, для наиболее широкого класса цифровых схем, которыми являются последовательные схемы, в процессе формирования тестовых воздействий возможно одновременное изменение лишь небольшого числа входных сигналов. Поэтому в тесте один набор входньы сигналов отличается от преды- дущего в небольшом числе разрядов.

Такие тестовые последовательности могут быть подвергнуты сжатию, что поэ оляет сократить объем памяти запоминающих устройств, служащих для хранения тестовой информации. В блоке 5 памяти тест хранится в виде последовательности тестовых наборов.

Каждый тестовый набор занимает одну ячейку памяти в (n+1) бит. В тест вхо- дят тестовые наборы двух типов: тестовый набор без информационной избыточности (без сжатия) и тестовый набор с информационной избыточностью (с сжатием). Тестовый набор без сжатия имеет следующие функциональные поля:

А — n — разрядный код, каждый разряд которого определяет состояние соответствующего входного сигнала объекта контроля;

В = 0 — признак отсутствия сжатия.

Тестовый набор со сжатием имеет следующие функциональные поля:

С,, Ст, . ° ., С„- ш разрядные адреса изменяемых тестовых сигналов;

D-(k-1) — разрядный код команды, выполняемой устройством при распа-: ковке сжатого тестового набора;

В = 1 - признак сжатия.

Для описания работы формирователя введем обозначения:

T; — i-й тестовый набор в тесте; е; — хэммингово (кодовое) расстояние тестового набора Т; от тестового набора Т;, (=1, ..., g где g - число тестов формирователя).

Сжатию может быть подвергнута такая последовательность тестовых наборов Т ф T ф ° ° в ф Тр (p > 2) р для кото

9 фУ ° ° вУ

Р рой выполняется условие: Я Х. 4 k.

j =--1

Будем называть совокупность е

t е,...;е структурой последовательности тестовых наборов Т,, Т,...,Т

1260963

Рассмотрим последовательность тестовых наборов, для которых выполняется

P условие I.=k. Число структур та1

i=\ К-1 .5 ких последовательностей N=2

Например, при k=4 N=7 имеются следующие структуры последовательностей:

1,1,1,1 1,1,2 1,2,1 2,1,1 1,3

3,1 2,2. Каждая структура в процессе выдачи тестовых сигналов из блока 5 памяти нз входы объекта контроля распаковывается путем выполнения формирователем своей команды, код которой хранится в поле D тестового набора с сжатием. Сжатые последовательности тесP товых наборов, для которых L Ij (k, i -=1 распаковываются с помощью этих же команд. Например, структура 1,1,1 может быть распакована той же командой, что и структура 1, 1,2, только в последнем поле С тестового набора с сжатием записывается нес лцествующий адрес изменяемого тестового сигнала.

На фиг. 4 приведен пример сжатия исходного теста при n=23 (k=4, m=5), показаны содержимое блока 5 памяти, форматы тестовых наборов без сжатия ЗО и с сжатием, содержимое блока 7, ПЗУ 6 адреса команды. Рассмотрим работу формирователя на этом конкретном примере.

Перед началом работы в блоке 5 35 памяти на переключателях адреса 13 устанавливается номер выбираемого теста, который поступает на адресные:, входы ПЗУ 12. На выходах ПЗУ 12 появляются коды начального адреса и 40 длины теста, которые поступают соответственно на информационные входы счетчика 14 и счетчика 15. Для приведения в исходное состояние узлов и блоков формирователя на вход 11 сброса подается сигнал логического

"0". По этому сигналу в блоке 5 памяти происходит запись начального адреса теста в счетчик 14 адреса и кода длины теста в счетчик 15 дли- 5О ны. По адресу, сформированному счетчиком 14, из ПЗУ 16 тестов считается первый тестовый набор. По этомуже сигналу сбрасываются в нулевое сос-. тояние регистр 1 и счетчик 8, в кото-Б рый записывается нулевая комбинация.

В блоке 10 управления устанавливается в нулевое состояние D-триггер 18, сигнал логического 10 с прямого выхода которого сбрасывает в нулевое состояние D-триггер 19. В свою очередь сигнал логического "0" с прямого выхода D-триггера 19 запрещает прохождение тактовых импульсов от генератора, 17 через элементы И-НЕ 23, 24 мультиплексора 28. Начало работы формирователя задается сигналом логического "0", подаваемым на вход 26 пуска. Этот сигнал в блоке 10 управления устанавливает Р-триггер 18 в единичное состояние. Сигнал логической "1" с прямого выхода D-триггера 18 поступает на 0-вход D-триггера 19, который по переднему (положительному) фронту тактового импульса от генератора 17 переводится в единичное состояние и разрешает прохождение тактовых импульсов от генератора 17 через мультиплексор 28 (элементы И-НЕ 23, 24). В выбранном тесте первый тестовый набор без сжатия (см. фиг. 4). Признак сжатия (24-й разряд тестового набора), равный О, поступает с выхода блока 5 памяти на управляющий вход мультиплексора 27 (входы элементов НЕ 20 и И 21 блока 10 управления). В результате на выходе мультиплексора 27 формируется сигнал логической "1", поступающий на информационный вход мультиплексора 28 (вход элемента ИНЕ 24). Признак сжатия поступает также на синхровходи мультиплексоров группы 2, обеспечивающих подключение к информационным входам регистра 1 информационных выходов блока 5 памяти (разряды 1. — 23 тестового набора).

В блоке 10 управления тактовый импульс от генератора 17 проходит через мультиплексор 28 (элемент ИНЕ 23) на вход синхронизации регистра 1 и осуществляют в него запись первого набора тестовых сигналов..

Этот же тактовый импульс проходит через элемент И-НЕ 24 на счетные входы счетчиков 14, 15 и увеличивает содержимое счетчика 14 на единицу и уменьшает содержимое счетчика 15 на единицу. На выходе ПЗУ 16 тестов появляется второй тестовый набор. Импульс с выхода элемента И-НЕ 24 поступает также на вход формирователя 25 импульсов, на выходе которого

IIo заднему (положительному) фронту формируется короткий импульс, устанавливающий счетчик 8 в нулевое сос5 12609 тояние. Второй тестовый набор, установленный на информационных выходах блока 5 памяти, с сжатием (24-й разряд равен 1). Для выдачи тестовых сигналов этого тестового набора на входы объекта контроля через регистр 1 выполняется соответствующая команда распаковки данных, Признак сжатия, равный 1, подключает к информационным входам регистра f через 10 мультиплексоры группы 2 выходь1 сумматоров по модулю два группы 3. Код команды распаковки (010) из поля тестового набора подается на адресные входы ПЗУ 6 адреса команды, на выхо- 15 дах которого устанавливается начальный адрес программы выполнения командь (00111). Поскольку счетчик 8 обнулен, этот адрес поступает через сумматор 9 на адресные входы ПЗУ 7, 20

На выходе ПЗУ 7 формируется первая инструкция программы выполнения команды (10000), первые четыре разряда которой представляют собой стробирующие сигналы для дешифраторов груп- 25 пы 4, а пятый разряд - признак конца программы (O — продолжение, 1 — конец). На информационные входы дешифраторов 4-1, 4-2, 4-3, 4-4 подаются адреса изменяемых тестовых сигналов 30 иэ полей С1 — С4 тестового набора.

По первой инструкции, считанной из блока 7, на вход строба дешырратора 4-1 подается разрешающий сигнал (1), а на входы строба дешифраторов 4-2, 4-3, 4-4 — запрещающий сигнал (О). На первом выходе дешифратора 4-1 формируется сигнал логической "1", поскольку на информационные входы этого дешифратора поступает 4р адрес 00001. На остальных выходах дешифраторов группы 4 формируется сигнал логического "0". Сигнап логической "1" с первого выхода дешифра" тора 4-.1 подается,на вход сумматора по модулю два 3-1,- который при этом инвертирует содержимое первого разряда регистра 1, Остальные сумматоры группы 3 повторяют на своих выходах содержимое второго, третьего и чет вертого разрядов регистра 1. Сформированный сумматорами по модулю два группы 3 код подается на информационные входы регистра 1 через мультиплексоры группы 2. В блоке 10 управ- Б ления на управляющий (вход элемента И 21) и информационный входы (вход элемента НЕ 20) мультиплексора 27 подается признак сжатия, равный 1, а на другой информационный вход мультиплексора 27 (вход элемента И 21) признак конца. программы, равный О.

На выходе мультиплексора 27 формируется сигнал логического "0", запрещающий прохождение тактовых импульсов через элемент И-НЕ 24 мультиплексора 28. Поэтому тактовый импульс от генератора 17 проходит только через элемент И-НЕ 23 на вход синхронизации регистра 1 и счетный вход счетчика 8. По заднему (положительному) фронту этого импульса происходит запись теста в регистр f и увеличение на единицу содержимого счетчика 8.

Б регистре 1 изменяется только содержимое первого разряда. На выходе сумматора 9 появляется адрес следующей инструкции программы (01000). Из блока 7 памяти маски считывается вторая инструкция (01100). Разрешающие сигналы поступают на входы строба дешифраторов 4-2, 4-3, и происходит аналогичным образом изменение содержимого 3 — 4-го разрядов регистра 1, адреса которых из полей С, С тестового набора подаются на информационные входы дешифраторов 4-2, 4-3. Третья инструкция (00011) программы содержит признак конца программы, равный 1, который в блоке 10 управления проходит через мультиплексор 27 (направление элемент И 21 — элемент ИЛИ 22), При этом разрешается прохождение тактового импульса через мультиплексор 28 (через элемент И-НЕ 24). Поэтому одновременно с записью теста в регистр 1 (в регистре 1 изменяется содержимое второ о разряда) тактовый импульс через элемент И-НЕ 24 поступает на синхровход блока 5 памяти, из которого считывается следующий тестовый набор. Таким образом, при распаковке второго тестового набора с сжатием происходят выдача на входы объекта контроля сигналов 2 — 4-го наборов исходного теста. Далее повторяется процесс выдачи тестовых воз действий через регистр 1 на входы объекта контроля. После считывания последнего тестового набора из блока 5 памяти на выходе счетчика дли ны 15 устанавливается сигнал логическога "0", поступающий на информационный вход триггера 18 блока 10 управления. После выдачи тестовой информации последнего тестового набора зад7 1 260 ним.(положительным) фронтом импульса с выхода элемента И-НЕ 24 D-триггер 18 обнуляется. Сигнал логического "0" с выхода триггера 18 устанавливает в нулевое состояние триггер 19.

При этом запрещается прохождение тактовых импульсов от генератора 17 через мультиплексор 28. Работа устройства завершается.

Представленные на фиг. 2 и 3 реа- 10 лизации блоков 5 памяти и управле-. ния 10 не являются единственными.

В частности, блок 5 памяти может быть выполнены на оперативном запоминаю- . щем устройстве, в которое перед нача-15 лом работы загружается тестовая информация с устройства ввода, например с накопителя на магнитной ленте.

Блок 10 управления может быть реализован в виде микропрограммного авто- 20 мата, а не по "жесткой" схеме, как на фиг. 3. Однако в этом случае снижается его быстродействие. формула изобретения формирователь тестов, содержащий регистр, сумматор и блок управления, включающий генератор тактовых импульсов, первый и второй Э-триггеры, причем выход генератора тактовых импуль-ЗО сов соединен с синхровходом первого

D-триггера, выходы регистра являются выходами формирователя тестов, о тл и ч а ю шийся тем, что, с целью расширения области применения за счет обеспечения формирования тестов для блоков с элементами памяти, а также увеличения быстродействия за счет исключения избыточности в тестовой последовательности, форин-40 рователь содержит блок памяти адреса теста, блок памяти тестов, блок памяти маски, счетчик, группу деши- ., фраторов, группу сумматоров по моду- . лю два грунпу мультиплексоров а 4> блок управления содержит два мультиплексора и формирователь импульса, причем вход пуска формирователя тестов соединен с инверсным входом S второго D-триггера, выход которого соединен с D-входом и инверсным входом R первого D-триггера, выход которого соединен с первым управлякяцим входом первого мультиплексора, инфор» мационный вход которого соединен

963 с выходом генератора тактовых импульсов, второй управляющий вход первого . мультиплексора соединен с выходом второго мультиплексора, управляющий вход которого соединен с выходом поля признака тестового набора блока памяти тестов, с входами мультиплексоров группы и с первым информационным входом второго мультиплексора, второй информационный вход которого соединен с выходом признака конца формирования блока памяти маски, адресный вход которого соединен с выходом сумматора, первая группа информационных: входов которого соединена с группой выходов блока памяти адреса теста, адресные входы которых соединены с выходами поля номеров теста с избыточностью блока памяти тестов, вход установки которого соединен: с входом сброса формирователя тестов, с инверсньм К-входом второго D-триггера и входами сброса счетчика и регистра, выходы регистра соединены с входами соответствующих сумматоров по модулю два группы, выходы которых соединены с первыми информационными входами соответствующих мультиплексоров группы, вторые информационные входы которых соединены с выходами поля теста без информационной избыточности блока памяти тестов, выходы поля адреса теста с информационной избыточностью которого соединены с информационными входами дешифраторов группы, i-e выходы которых (i и, и — длина вектора тестового набора) соединены с группами входов i-х сумматоров по модулю два группы, при этом вторая группа входов сумматора соединена с группой разрядных выходов счетчика, суммйрующий вход которого соединен с первым выходом первого мультиплекстора и входом синхронизации регистра, второй выход первого мультиплексора соединен с синхровходом блока памяти тестов, с синхровходом второго D-триггера и через формирователь импульсов с.входом сброса счетчика, выходы мультиплексоров группы соединены ,с информационными входами регистра, а выходы блока памяти маски соединены со стробирующими входами соответствующих дешифраторов группы.

12б0963

1260963

1 260963 декадный ееее

UP адрееа конанды

УЗУ ааааа..Составитель A. Сиротская

Редактор А.Долииич Техред Л.Олейник. Корректор Е.Сирохман

Заказ 5233/50

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4 ,l:

7

У

f0

t 3 Ф S 8 7 У Р16Н1 4344 451617164926 йИ

040 40101 Of 04 010 10 401010

44 04 040401 Of 04 0101.,01 010

114 00f Of 0404 04 0104 Of 010

4 04 0 01 б 4 04 04 01 0104 01010

04 0040404 40 f 040f01 0101

04 40f01 04 404 040f 01 Of Of

4 04 1 ONOf 04 4 0 4 04 Of Of O f 04

f Of 4 001 1 0410 4 Of 04 0101 04

10f 4 f01f Of104 0404 04O40f

f 0f 4 r Of 0 Of f 0 f 04 04 01 04 04

4 Of «01040004 0101 Of Of Of

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений н открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5