Устройство для синхронизации каналов

 

Изобретение относится к области вычислительной техники и предназначено для микропрограммной ЭВМ с разли ;ным циклом выполнения команд. Целью изобретения является расширение функциональных возможностей за счет обеспечения переменного периода синхросигналов . Устройство позволяет наиболее точно приблизить длительность переменного цикла к действительному времени выполнения микрокоманд с учетом оптимального использования оборудования процессора и тем самым повысить производительность ЭВМ в целом. Обеспечить синхронизацию связи процессора с медленно действу-, ющими устройствами с наименьшими потерями быстродействия, сократив тем самым длительность выполнения команд машины и увеличив быстродействие ЭВМ в целом. Повысить эффективность наладки устройства синхронизации и других блоков машины за счет организации по§ циклового режима работы процессора. Поставленная цель достигается за счет (/) введения блока формирования фазы эталонных синхросигналов, узла блокировки блока управления пуском, элемента ИЛИ. 10 ил.

РХЕ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

62471 А1 ((9) SU(II) (5D4G06F 1 04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

g9f мм,фДЪ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬП ИЙ (21) 3868839/24-24 (22) 12.03.85, (46) 07. 10. 86 Бюл, У. 37 (72) В.Б.Шкляр, А.В.Олейник и Л.В.Пронько (53) 681.3(088.8) (56) Электронная вычислительная машина ЕС-1020, М.: Статистика, 1957, с.63-67.

Авторское свидетельство СССР

И) 1012228, кл. G 06 F 1/04, 1981. (54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ КАНАЛОВ (57) Изобретение относится к области вычислительной техники и предназначено для микропрограммной ЭВМ с разли ным циклом выполнения команд. Целью изобретения является расширение функциональных воэможностей за счет обеспечения переменного периода синхросигналов. Устройство позволяет наиболее точно приблизить длительность переменного цикла к действительному времени выполнения микрокоманд с учетом оптимального использования оборудования процессора и тем самым повысить производительность

ЭВМ в целом. Обеспечить синхронизацию связи процессора с медленно действующими устройствами с наименьшими потерями быстродействия, сократив тем самым длительность выполнения команд машины и увеличив быстродействие ЭВМ в целом. Повысить эффективность наладки устройства синхронизации и других блоков машины эа счет организации поФ2 циклового режима работы процессора. Е

Поставленная цель достигается за счет введения. опоив формирования фаны вта- еР Р лонных синхросигналов, узла блокировки блока управления пуском, элемента ИЛИ. 10 ил.

Блок 3 выработки синхросигналов (фиг.3) представляет собой регистр

50 сдвига, число разрядов которого равно четырем и равно числу импульсов в серии. Регистр работает только в режиме сдвига, и занесением информации в младший разряд (в триггер 25„) управляют элементы И 23 и триггер 24.

Триггеры 25, — 25 4 представляют ряд основных триггеров сдвигающего регистра, а триггеры 28, — 28 4 — ряд вспо1 126247

Изобретение относится к вычислительной технике и предназначено для микропрограммной ЭВМ, имеющей набор микрокоманд с различным циклом выполнения, 5

Целью изобретения является расширение функциональных возможностей

sa счет обеспечения переменного периода синхросигналов °

На фиг.1 изображена блок-схема предлагаемого устройства; на фиг.2 схема блока формирования фазы эталонных синхросигналов; на фиг.3 — схема блока выработки синхросигналов; на фиг.4 — схема первого блока управле15 ния длительностью синхросигналов; на фиг.5 — схема второго блока управления длительностью синхросигнапов; на фиг.6 — схема блока управления приостановом; на фиг.7 — узел блокировки; на фиг.8 — временная диаграмма изменения длительности тактов; на фиг.9 — временная диаграмма приастанова при обращении к медленнодействующему устройству; на фиг. 10

25 временная диаграмма запуска и выпол— нения одного машинного цикла.

Устройство содержит блок 1 формирования фазы эталонных синхросигна1 лов, элементы 2 задержки, блоки 3 выработки синхросигналов, первый блок

4 управления длительностью синхросигналов, элемент ИЛИ 5, второй блок 6 выработки синхросигналов, узел 7 блокировки, блок 8 управления пуском, 35 вход 9 эталонных синхросигналов устройства, группу 10 входов задания длительности синхросигналов устройства, вход 11 начала работы устройства, вход 12 конца работы устрой- 40 ства, вход 13 запуска устройства, вход 14 общего сброса, вход 15 останова устройства, выходы 16 устройства.

Блок 1 формирования фазы эталон- 45 ных синхросигналов содержит элемент

НЕ 17, триггер 18, элемент И 19, элемент ИЛИ 20, триггер 21, элемент И

20.

Блоки 3 выработки синхросигналов содержат элемент И 23, триггеры 24, 25, элемент НЕ 26, элементы И 27, триггеры 28, элементы И 29.

Первый блок 4 управления длительностью еинхросигналов содержит формирователи 30 импульсов, элементы И

31, элемент ИЛИ 32, элемент 33 задержки, элемент ИЛИ 34.

Второй блок 6 управления длительностью синхросигналов содержит элементы И 35, элемент ИЛИ 36, счетный триггер 37, выход 38 блока.

Узел 7 блокировки содержит элемент 39 задержки, элемент И 40, счетный триггер 41, элемент HE 42, элемент ИЛИ 43, триггер 44, элемент

И 45.

Блок 8 управления пуском содержит триггеры 46 и 47, элемент И 48, триггер 49, элемент И 50, элемент

ИЛИ 51, элемент ИЛИ 52, элемент

И 53, элемент НЕ 54, 55, элемент

И 56, триггер 57, элемент ИЛИ 58.

Устройство работает следующим образом.

Блок 1 формирования фазы эталонных синхросигналов работает следующим образом.

С выхода элемента ИЛИ 20 может поступать либо эталонная последовательность импульсов 9, которая подается с выхода элемента И 22, либо инвертированная эталонная последовательность импульсов, которая подается с выхода элемента И 19, вход которой соединен с выходом элемента

НЕ 17. Оба элемента И 19 и 22 управляются соответвенно прямым и инверсным выходами триггера 21, который соединен с информационным входом триггера 18 обратной связью. Переключения обоих триггеров 18 и 21 осуществляются соответственно по фронтам импульсов 4, и 4, поступаI ющих с первого и второго выходов первого блока 4 управления длительностью синхросигналов.

Переключение триггера 21 в соответствии с поступлением импульсов прямого и инверсного выходов элемента ИЛИ .32 (первый и второй выход первого блока управления длительностью синхросигналов 4 „ и 4 ) показаны на временной диаграмме (фиг.8).

1262471

35 могательных триггеров сдвигающего регистра.

На синхровход триггера 25,,а также на входы элементов И 27, 27

27в, 29, 294, 29 подается с выхоЯ Э да элемента 2 задержки исходная се1 рия импульсов. На синхровход первого триггера 24, а также на входы элементов И 271 27„ 275 291 29 подается с выхода элемента НЕ 2б инвертированная исходная серия импульсов.

Установка триггера 25 означает занесение " 1" в данный разряд сдвигающего регистра и выработку соответствующего импульса серии.

При отсутствии сигнала запуска, поступающего из блока 8 управления запуском, занесение единицы в младший разряд запрещено, в блоке 3 сдви- о гается постоянно нулевая информация и импульсы серии не вырабатываются, При поступлении импульса запуска и отсутствии первого синхросигнала на выходе триггера 25, по отрицательному полупериоду исходной серии импульсов, поступающей с выхода элемента 2, задержки, устанавливается в единицу триггер 24. По следующему положительному полупериоду исходной 30 серии устанавливается триггер 25 т.е. вырабатывается первый синхросигнал серии 3 „ . Одновременно инверсный выход триггера 25, запирает элемент И 23 и по следующему отрицательному полупериоду 2, триггер 24 устанавливается в "0", вспомогательный триггер 28, в "1" и соответственно по следующему положительному полупериоду 2, устанавливает 4р триггер 25 в "0" и устанавливается в " 1" триггер 25. Выработка первого .синхросигнала 3„ серии заканчивается и начинается второй синхросигнал серии 3,, Выработка второго 45 синхросигнала 3,, сбрасывающего импульс запуска в блоке 8 управления запуском, и блокировка первым синхросигналом 3„, элемента И 23 предотвращает установку триггера 24 в "1" до 50 тех пор, пока цикл не заканчивается и не поступает очередной сигнал запуска из блока 8.

После установки триггера 25 в

1 и по следующему отрицательному 55 полупериоду серии 2, устанавливается вспомогательный триггер 28, кото- ,рый делает активным выход элемента

И 27 в следующем положительном полупериоде и устанавливает триггер 25 в "1". Аналогично производится дальнейший сдвиг единицы и последовательная выработка синхроимпульсов серии.

По последнему синхросигналу серии

3, в блоке 8 управления запуском вырабатывается следующий импульс запуска, по которому вновь устанавливается триггер 25, и начинается новая серия синхроимпульсов. Если сигнала запуска нет, регистр завершает цикл сдвига записанной "1" по всем разрядам и устанавливает триггеры 25, — 25 в исходное "0" состояние.

Последовательность сброса установки триггеров блока 3 показана на временной диаграмме (фиг.10).

Первый блок 4 управлейия длительностью синхросигналов (фиг.4) предназначен для управления удлинением каждого синхросигнала в 1,5 раза.

Первый блок 4 управления длительностью синхросигналов работает следующим образом.

При поступлении какого-либо сигнала дешифрации кода микрокоманды, 10, — 10 (все сигналы дешифрации полностью формируются к началу нового машинного цикла в результате предварительной выборки и дешифрации полей микрокоманды), указывающего на удлинение соответствующего синхросигнала (например, 10,), по его началу открывается элемент И 31 и на прямом выходе элемента И 32 и соответственно первом выходе блока 4 появляется положительный импульс, длительность которого определяется величиной формируемого импульса в формирователе 30„. Формирователь импульсов может быть построен на элементе задержки и элементе НЕ.

Величина задержки в формирователях 30 — 30 одинакова и больше дли1 4 тельности полупериода источника эталонной последовательности импульсов, но меньше его периода.

По переднему и заднему фронтам положительного импульса (соответственно первый и второй выход блока 4) обеспечивается переключение триггеров

18 и 21 в блоке 1 с его выхода, на первый вход первого блока 4 управления длительностью синхросигналов поступает эталонная последовательность импульсов противоположной фазы, 1262471

Элемент 33 задержки предназначен для устранения помехи при переключении триггеров 18 и 21 и блокирует уменьшение положительного импульса на выходе эпемента И 31. Величи- 5 на задержки на элементе 33 равна половине полупериода эталонной последовательности импульсов.

Таким образом, один период серии импульсов, поступающеи с выхода эле10 мента ИЛИ 34 и соответствующей удлиняемому синхросигналу, увеличивается в 1,5 раза по сравнению с эталонной, что приводит к выработке удлиненного в 1,5 раза синхросигнала. На временной диаграмме (фиг.8) показано удлинение в 1,5 раза синхросигнала 3„

Второй блок 6 управления длительностью синхросигналов (фиг,5) предна- значен для изменения в нужный момент формы последовательности импульсов, поступающей с выхода первого блока 4 управления длительностью синхросигналов таким образом, чтобы получить на выходе блока 6 форму последова25 тельности импульсов, обеспечивающую формирование на выходах устройства синхросигналов удвоенной длительности согласно входным управляющим сигналам дешифрации кода микрокоманды °

Второй блок 6 управления длительностью синхросигналов работает следующим образом.

При поступлении одного из сигналов !5 дешифрации полей микрокоманды 10 (сигналы дешифрации поступают в начале цикла) и соответствующего синхросигнала 3„, а также по передне2 му фронту импульса 4, станет актив- 40 ным выход элемента ИЛИ 36, по которому по заднему фронту импульса 36 устанавливается в "1".триггер 37, на выходе второго блока управления синхросигнала вырабатывается поло- 45 жительный сигнал, который сбрасывается по следующему заднему фронту импульса и блокирует изменение положительного импульса на выходе элемента ИЛИ 5. По результирующему 50 импульсу с выхода элемента ИЛИ 5 блоками выработки синхросигналов вырабатываются вторые синхросигналы

З д — 3 удвоенной длительности.

На временной диаграмме (фиг,8) по- 55 казано удвоение синхросигнала 12.

Узел 7 блокировки предназначен для блокировки выработки синхросигналов при обращении процессора к медленнодействующей памяти.

Узел 7 блокировки работает сйедующим образом.

При поступлении сигнала по входу

11 начала работы устройства триггер

44 устанавливается в 1" и по положительному полупериоду импульса с выхода элемента 39 задержки выравненная по времени поступления с выходами элементов задержки 2, — 2„ серия им- . пульсов с третьего выхода первого блока 4 управления длительностью синхросигналов вырабатывается импульс на выходе элемента И 40 и устанавливается триггер 41 в "1", который приостанавливает .выработку исходной серии для блоков 3, — 3 выработки синхросигналов. Вырабатывается пауза в машинном цикле (сигнал по входу 11 сбрасывается во время паузы). По окончании работы внешнего устройства вырабатывается сигнал 12 показа работы, по которому сбрасывается триггер 44, закрывается элемент

И 40 и по положительному полупериоду серии 4 вырабатывается импульс на выходе элемента И 45, по заднему фронту которого устанавливается в

"0" триггер 44, На выходе узла сбрасывается блокирующий потенциал и продолжается дальнейшая выработка синхросигналов.

На фиг.9 приведена временная диаграММа приостанова при обращении к медленнодействующему устройству, Блок 8 управления пуском (фиг.7) предназначен для управления запуском (и оставновом процессора), а также .обеспечения автоматического и пошагового режима работы процессора.

Блок 8 управления пуском работает следующим образом.

Перед началом работы устройства сигналом общего сброса 14 все триггеры блока приводятся в исходное состояние.

При поступлении сигнала по входу

13 запуска устройства по отрицательному полупериоду серии 2 устанавливается в "1" триггер 46, затем — по положительному полупериоду серии 2 триггер 47, сигналом с выхода которого производится первоначальный запуск блоков выработки синхросигналов, а также устанавливается триггер 49, по сигналу с прямого выхода которого обеспечивается автозапуск очередного

1262471 блока вырабатывается сигнал для отра1 ботки очередного машинного цикла.

Триггер 57 сбрасывается по второму синхрос.иналу каждого цикла (3 ) и, если поступает сигнал по входу 15 останова устройства, то он сбрасывает триггер 49 в "0" (элементы И 53 и

И 48 блокируют действие сигнала по входу 15 до тех пор, пока не завершится выполнение очередного цикла блоками выработки синхросигналов) и. блокирует запуск очередного машинного цикла.

Если требуется организовать поцикловое выполнение микрокоманд, то устанавливается сигнал по входу 15, затем устанавливается сигнал по входуз0

13, по которому отрабатывается только один машинный цикл. Триггер 49 сбрасывается и не позволяет запустить следующий цикл. Сигнал по входу

13 сбрасывается по началу цикла. Для 35 выполнения очередного цикла необходимо сделать активным сигнал по входу

13 и оставить активным сигнал ло входу 15. Временная диаграмма запуска и поциклового режима приведена на фиг,10 °

Устройство работает следующим образом (фиг. 1), После установки триггеров устройства в исходное состояние по входу 45

14 общего сброса сигналом по входу

13 запуска блоком 8 управления пуском вырабатывается сигнал, по которому блок 3, — Зч выработки синхросигналов вырабатывает исходные син- 50 хросигналы. Если нет сигнала по входу

15 останова устройства, то выработка синхросигналов каждого очередного машинного цикла осуществляется автоматически блоком 8 управления пуском 55 путем выработки им в каждом цикле запускающего импульса. В каждом цикле осуществляется выборка и дешифра40 цикла процессора, а по сигналу с инверсного выхода блокируется цепь первоначального запуска, Триггеры 46 и 47 сбрасываются в "0" по второму синхросигналу. 5

Для последующего автоматического запуска блоков 3 выработки синхросигналов по последнему синхросигналу машинного цикла 3„„, а также по положительному полупериоду 2 единичному прямому выходу триггера 49 станет активен выход элемента И 56 и устанавливается в "1" триггер 57. На выходе ция полей очередной микрокоманды, по которым определяются возможные удлинения синхросигналов в каждом следующем цикле. Эти сигналы (10, — 10 удлинения тактов в 1,5 раза и 1010 удвоения тактов в 2 раза) поступают соответственно в первый и второй блоки управления длительностью синхросигналов, вырабатывающие серии импульсов переменной скважности и периода. По этим сериям на выходе элемента 5 (фиг,1) формируется исходная серия импульсов, по которой блоки вырабатывают синхросигналы переменной длительности, обеспечивая тем самым динамическое изменение длительности машинного цикла.

Если во время выполнения микрокоманды необходимо обратиться к медленнодействующему устройству, то последняя посылает сигнал по входу 11 устройства, по которому блок 7 управления приостановом блокирует изменение серии импульсов на выходе элемента

ИЛИ 5 и приостанавливает выработку следующего синхросигнала блоками.

После окончания работы медленнодействующего устройства по сигналу

12 конца приостанова устройства сбрасывается блокировка на входе элемента ИЛИ 5 и с выхода последнего продолжает поступать исходная серия импульсов для дальнейшей работы блоков выработки синхросигналов.

Если не поступает сигнал по входу

15 останова в блок 8 управления пуском, то запуск очередного цикла осуществляется автоматически, по последнему синхросигналу предыдущего цикла, Если поступает. сигнал останова по входу 15, блок 8 управления пуском блокирует выработку очередного запускающего импульса и останавливает тем самым выработку синхросигналов блоками 3.

Формул а изобретения

Устройство для синхронизации каналов, содержащее п элементов задержки (и — число каналов), ll блоков выработки синхросигналов, первый и второй блоки управления длительностью синхросигналов, причем первый, второй, третий и четвертый выходы блоков выработки синхросигналов с первого по (n-1)-й являются первой группой выходов устройства, первый, второй, пой входов задания длительности синхросигналов устройства, вторая группа входов задания длительности синхросигналов. которого соединена с группой информационных входов второго блока управления длительностью синхросигналов, выход первого блока управления длительностью синхросигналов.соединен с тактовым входом второго блока управления длительностью синхросигналов, с тактовым входом узла блокировки и с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго блока управления длительностью синхросигналов, выход узла блокировки соединен с третьим входом элемента HJIH, выход которого соединен с входами элементов задержки, выход первого элемента задержки соединен с тактовым вхо40

9 126247 третий и четвертый выходы и-го блока выработки синхросигналов соединены соответственно с первым, вторым, третьим и четвертым управляющими входами первого и второго блоков управ- 5 ления длительностью синхросигналов и являются второй группой выходов устройства, выходы элементов задержки с первого по и-й соединены соответственно с тактовыми входами блоков

10 выработки синхросигналов с первого по п-й, причем первый блок управления длительностью синхросигналов содержит четыре элемента И, первый элемент ИЛИ, выходы элементов И соедине- 5 ны с. соответствующими входами первого элемента ИЛИ, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет обеспечения переменного периода синхросигналов, в него введен блок формирования фазы эталонных синхросигна лов, узел блокировки, блок управления пуском и элемент ИЛИ, вход эталон ных синхросигналов устройства соединен с тактовым входоы блока формирования фазы эталонных синхросигналов, вход управления началом фазы которого соединен с первым выходом первого блока управления длительностью синхросигналов, второй выход которого соединен с входом управления оконча- . ния фазы блока формирования фазы эталонных синхросигналов, выход которого соединен с тактовым входом первогс 5 блока управления длительностью синхросигналов, группа информационных входов которого является первой групдом блока управления пуском, вход запуска блока управления пуском является входом запуска устройства, вход общего сброса которого соединен с входом начальной установки узла блокировки и с входом начальной установки блока управления пуском, вход останова блока управления пуском является входом останова устройства, второй вход и-ro блока выработки синхросигналов соединен с входом начала работы блока управления пуском, вход окончания работы которого соединен с четвертым выходом п-го блока выработки синхросигналов, вход начала приостанова узла блокировки является входом признака начала работы устройства, вход конца приостанова узла блокировки является входом признака конца работы устройства, причем в первый блок управления длительностью синхросигналов введен элемент задержки, четыре формирователя импульсов, элемент HJIH причем первый, второй, третий и четвертый управляющие входы блока управления длительностью синхросигналов соединены соответственно с входами первого, второго, третьего и четвертого формирователей импульсов, выходы которых соединены с вторыми входами соответствующих элементов И, прямой выход первого элемента ИЛИ соединен с входом элемента задержки и является первым выходом блока управления длительностью синхросигналов, второй выход которого соединен с инверсным выходом первого элемента ИЛИ, тактовый вход блока управления длительностью синхросигналов соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом элемента задержки, выход второго элемента ИЛИ является третьим выходом блока управления длительностью синхросигналов, причем блок форми- . рования фазы эталонных синхросигналов содержит элемент НЕ, два элемента И, элемент ИЛИ и два триггера, причем тактовый вход блока управления длительностью синхросигналов соединен с входом элемента НЕ и с первым входом первого элемента И, выход элемента НЕ соединен с первым входом второго элемента И, вход управления началом фазы блока управления длительностью синхросигналов соединен с синхровходом первого триггера, выход

f262471

l2 которого соединен с информационным входом второго триггера, прямой выход которого соединен с вторым входом второго элемента И, инверсный выход второго триггера соединен с 5 информационным входом первого триггера и с вторым входом первого элемента И, выходы первого и второго элементов И соединены с входами элемента ИЛИ, выход которого является вы- 10 ходом блока управления длительностью синхросигналов, блок управления приостановом содержит элемент задержки, элемент НЕ, два элемента И, триггер, элемент ИЛИ и счетный триггер, причем тактовый вход узла блокировки соединен с входом элемента задержки, выход которого соединен с входом элемента НЕ и с первым входом первого элемента И, второй вход которого со- 2О единен с прямым выходом триггера, выход элемента НЕ соединен с первым входом второго элемента И, инверсный выход триггера соединен с вторым входом второго элемента И, выход счет- 25 ного триггера соединен с третьим входом элемента И, выход первого элемента И соединен с единичным входом счетного триггера, выход второго элемента И соединен со счетным входом счет- б ного триггера, вход начальной установки узла блокировки соединен с нулевым входом счетного триггера и с первым входом элемента ИЛИ, второй вход которого соединен с входом конца приостанова узла блокировки, выход элемента ИЛИ соединен с нулевым входом триггера, единичный вход которого соединен с входом начала приостанова узла блокировки, блок управления пуском содержит четыре триггера, четыре элемента И, два элемента НЕ, три элемента ИЛИ, причем вход запуска блока управления пуском соединен с информационным входом. первого 4> триггера, выход которого соединен с информационным входом второго триггера, выход которого соединен с первым входом первого элемента ИЛИ и с единичным входом третьего триггера, инверсный выход которого соединен с первым входом первого элемента И, прямой выход которого соединен с синхровходом первого триггера, инверсный выход первого элемента И соединен с синхровходом второго триггера, прямой выход третьего триггера соединен с первым входом второго. элемента И, тактовый вход блока управления пуском соединен с вторым входом второго элемента И и с входом первого элемента HE выход которого соединен с вторым входом первого элемента И, вход. начальной установки блока управления пуском соединен с первым входом второго элемента ИЛИ и с первым входом третьего элемента

ИЛИ, выход которого соединен с нулевыми входами первого и второго триггеров, первый управляющий вход блока управления пуском соединен с первым входом третьего элемента И, с вторым входом третьего элемента ИЛИ и с нулевым входом четвертого триггера, второй управляющий вход блока управления пуском соединен с входом второго элемента НЕ и с третьим входом второго элемента И, выход которого соединен с единичным входом четвертого триггера, выход которого соединен с вторым входом первого элемента ИЛИ, выход которого является выходом блока управления пуском, выход второго элемента НЕ соединен с первым входом четвертого элемента И, второй вход которого соединен с входом останова блока управления пуском, выход четвертого элемента И соединен с вторым входом второго элемента

ИЛИ, выход которого соединен с вторьм входом третьего элемента

И, выход которого соединен с нулевым входом третьего триггера.

1262471

1262471! 26247l

1262471 иг а - сигнал закуска 5покирустя

Редактор Г.Волкова

Заказ 5427/45,Производственно-полиграфическое предприятие,г.ужгород,ул.Проектная,4

22

52

21

34

Щ

5б

77

58

5 у

/ф

5н

Луг

ХУ0

PAL

Р/

Я

Уб

Ф7

ФЯ

58

ZJ

М (+)25 /2

8g

4у

Фиг. 7й

Составитель Н.Торопова

Техред Л.Олейник Корректор С.Черни

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035,Москва,Ж-З5,Раушская наб., д,4/5