Устройство для деления

 

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и специализированных вычислительных устройствах для деления чисел повышенной разрядности. Целью изобретения является сокращение оборудования . Цель обеспечивается введением счетчика частного, трех мультиплексоров , сумматора-вычитателя, узла схем И, двух буферных регистров, демультйплексора и блока управления. Устройство , содержит регистры делимого и делителя , блок деления, счетчик частного , умножитель, первый, второй и третий мультиплексоры, блок управления, сумматор-вычитатель, узел схем И, первый и второй буферные регистры, демультиплексор, регистр частного, входы Q - константы числа циклов, тактовый вход ТИ, вход НАЧАЛО и управляющий выход КОНЕЦ. Входы А регистра делимого и входы В регистра делителя являются информационными входами устройства, выходы группы старших разрядов регистров делимого и делителя соединены с входами блока деления, выходы блока деления подключены к информационным входам счетчика частного и первым входам умножителя , вторые входы которого вместе с вторыми информатдионными входами первого мультиплексора соединены с выходами регистра делителя, а выходы подключены к первым информационным входам первого мультиплексора, выходы первого мультиплексора соединены с первыми входами сумматора-вычитателя, вторые входы которого подключены к выходам регистра делимого, а выходы соединены с первыми информационными входами второго мультиплексора и через узел схем И с входами первогб буферного регистра, выходы первого буферного регистра подключены к вторым информационным входам второго мультиплексора и первым информационным входам третьего мультиплексора, выходы второго мультиплексора соединены с входами второго буферного регистра , чьи выу.оды со сдвигом в сто- . рону старших разрядов подключены к вторым информационным входам третьего мультиплексора, выходы которого соединены с входами регистра делимого, выходы счетчика частного через демультиплексор подключены к входам регистра частного, чьи выходы С являются информационными выходами устройства , выход знакового разряда первого буферного регистра соединен также с первым входом блока управления, второй вход которого является входом числа циклов, третий вход - тактовым входом, а четвертый вход - входом начала работы, первый, второй, третий. (Л ю ел со N9 СЛ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (so 4 С 06 F 7/52.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ -:

М А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3809574/24-24 (22) 05.11.84 (46) 23.0 .86. Бюл. № 35 (71) Ордена Ленина институт киберненики им. В.M.Ãëóøêoâà АН УССР (72) А.Ф.Кургаев и В.Н.Опанасенко (53) 681.325(088.8) (56) Рабинович З.Л., Раманаускас В.A.

Типовые операции в вычислительных машинах. — Киев: Техника, 1980, с. 106.

Авторское свидетельство СССР

¹ 1104508, кл. G 06 F 7/52, 1982. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных ма шинах и специализированных вычислительных устройствах для деления чисел повышенной разрядности. Целью изобретения является сокращение оборудования. Цель обеспечивается введением счетчика частного, трех мультиплексоров, сумматора-вычитателя, узла схем

И, двух буферных регистров, демультиплексора и блока управления. Устройство содержит регистры делимого и делителя, блок деления, счетчик частного, умножитель, первый, второй и третий мультиплексоры, блок управления, сумматор-вычитатель, узел схем И, первый и второй буферные регистры, демультиплексор, регистр частного, входы Q — константы числа циклов, тактовый вход ТИ, вход "НАЧАЛО" и управляющий выход "КОНЕЦ". Входы А регистра делимого и входы В регистра делителя являются информационными входамн устройства, выходы группы старших разрядов регистров делимого

„,SU 1259251 A 1 и делителя соединены с входами блока деления, выходы блока деления подключены к информационным входам счетчика частного и первым входам умножителя, вторые входы которого вместе с вторыми информационными входами первого мультиплексора соединены с выходами регистра делителя, а выходы подключены к первым информационным входам первого мультиплексора, выходы первого мультиплексора соединены с первыми входами сумматора-вычитателя, вторые входы которого подключены к выходам регистра делимого, а выходы соединены с первыми информационными Я входами второго мультиплексора и через узел схем И с входами первогд буферного регистра, выходы первого буферного регистра подключены к вторым информационным входам второго мультиплексора и первым информационным входам третьего мультиплексора, ра а выходы. второго мультиплексора соеди- ф } нены с входами второго буферного ре- р гистра, чьи вы оды со сдвигом в сто- . рону старших разрядов подключены к вторым информационным входам третьего мультиплексора выходы которого соеУ

Ф ю динены с входами регистра делимого, выходы счетчика частного через демультиплексор подключены к входам регистра частного, чьи выходы С являются информационными выходами устрой- )в ства, выход знакового разряда первого буферного регистра соединен также с первым входом блока управления, второй вход которого является входом числа циклов, третий вход — тактовым входом, я четвертый вход — входом начала работы, первый, второй, третий, четвертый, пятый., шестой, седьмой, восьмой и девятый выходы блока управления подключены к управляющим входам соответственно счетчика частного, первого мультиплексора, сумматоравьгчитателя, узла схем И, второго, 1259251 третьего мулЬтиплексоров, к входам инкремента и декремента счетчика частного и демультиплексора, а деся" тый выход является управляющим выходом устройств&. 1 З.п, ф лы

3 ил.

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и специализированных вычислительных устройствах для деления чисел повышенной разрядности.

Цель изобретения — еокращение оборудования.

На фиг.1 приведена блок-схема предлагаемого устройства, на фиг.2 схема блока управления устройства, на фиг.3 — блок-схема. алгоритма функционирования устройства.

Устройство (фиг.1) содержит регистр 1 делимого, регистр 2 делителя, блок 3 деления, счетчик 4 частного, умножитель 5, мультиплексор 6, блок 7 управления, сумматор-вычитатель 8, группу 9 элементов И, регистр 10 остатка, мультиплексор 11, буферный регистр 12 мультиплексор 13, демультиплексор 14, регистр 15 частного, выходы 16-20 блока управления устройства, вход 21 блока управления устройства, выходы 22-25 блока управления устройства, выходную шину 26 сигнала окончания вычислений устройства, входную шину 27 тактовых импульсов устройства, входную шину 28 сигнала

"Пуск" устройства, входную шину 29 числа циклов устройства, выходную шину 30 результата устройства, входные шины 31 и 32 делимого и делителя устройств,а.

Блок управления устройства содер,жит счетчик 33 адреса, группу 34 элементов И, группу.35 элементов ИЛИ, регистр 36 адреса, дешифратор 37, память 38 микрокоманд, группу 39 элементов И, регистр 40 микрокоманд, группу 41 элементов И, элемент ИЛИ

42, элемент НЕ 43, элементы И 44 и

45, элемент НЕ 46, элементы ИЛИ 47, 48 и 49 И, 50 ИЛИ, 5 1 и 52 И, 53 НЕ

2 и 54 ИЛИ, счетчик 55 циклов, эл ементы И 56 и 57 и элемент 58 задержки.

Устройство работает следующим об,разом.

Микроприказы в одном такте работы блока управления могут выполняться одновременно либо в определенной пос-. ледовательности, это учтено последо,вательностью их записи в операторных

10 вершинах (фиг.3).

Выходам регистра 40 соответствуют следующие микроприказы: МПр 1 — ожидание начала работы МПр 2 — увеличе 5 ние счетчика .адреса на "1", MIIp 3 запись начального значения частного в счетчик 4 частного, МПр 4 — запись в регистр 10 результата с выходов сумматора-вычитателя 8; МПр 5 — код

>0 адреса второго мультиплексора 11 и сигнал разрешения записи в буферный регистр 12, МПр б — код адреса первого мультиплексора 6, МПр 7 — код операции сумматора-вычитателя 8, 25 МПр 8 — ожидание результата умножения, МПр 9 — код адреса третьего мультиплексора 13 и сигнал разрешения записи в регистр 1 делимого, МПр 10— анализ знакового разряда, МПр 11

3(увеличение счетчика 4 частного на

МПр 12 — безусловный переход по адресу микрокоманды 4, alp 13 -уменьшение счетчика 4 частного на "1";

МПр 14 — уменьшение счетчика 55 цикз лов на "1" и сигнал разрешения записи группы разрядов частного в соответствующие разряды регистра 15 частного; МПр 15 — анализ окончания работы устройства, МПр 16 — после адgg peca.

Прошивка памяти микропрограмм блока управления приведена в таблице. l 259251

М М О Х О - Х О Х.- О

Х М Х О О Х О М О

Х О О

О О О О

О О О

О О 1

О О О

О Ф а О

О О О О О - О О О О

О О

О О О О - О О О О О

О - О О. - О О О

О О - О О

Й О

О

Р

I М

О О О О D О О О л

О О О

О О О О!

О М И Х - О К К Х Х

О !

О » О О

О О О О

О О О О О О О О О

О - О О - О - О О

О О О О О. О О О О О

l I

О М

С4 Ф!

О ь !

3 !

1 О

I ! О

О О - О О О

1

I

О - I

1

12592

В исходном состоянии в регистрах

1 и 2 хранятся прямые н — разрядные коды соответственно делимого и делителя. В счетчик 55 заносится значение

Q — число циклов, все остальные ре- 5 гистры и триггерные элементы устройства обнулены. С приходом сигнала

"Пуск" начинается считывание из памяти микрокоманд.

При выполнении микрокоманды 2 выходы группы старших разрядов регист- ров 1 и 2 поступают на входы блока 3 деления, где формируется начальное значение частного, которое под управ- лением сигнала с выхода 17 записыва1 ется в счетчик 4 частного через вре- мя, определяемое элементом задержки, и перемножается на делитель в умножителе 5 °

Результат с вь.ходов умножителя 5 через первый мультиплексор 6 поступа-, ет на вторые входы сумматора-вычитателя 8, где выполняется его вычитание из делимого под управлением сигнала с выхода 18 блока 7 управления.

Полученная разность через группу 9 элементов И под управлением сигнала с с выхода.16 блока 7 управления записывается в регистр 10 и через второй

30 мультиплексор 11, управляемый сигналом с выхода 20 блока 7 управления, в буферный регистр 12, Затем выполняется чтение из памяти 38 следующей микрокоманды.

При выполнении микрокоманды 3 в блоке 7 управления анализируется выход знакового разряда регистра 10.

Если значение знакового разряда равно "0", т. е. знак положительный, то всегда выполняется следующая микрокоманда. Если это значение равно т. е. отрицательно, то адрес следующей микрокоманды определяется полем микроприказа 16 и следующей выполняется микрокоманда 7. Результат с выходов регистра 10 через третий мультинлексор 13 под управлением сигнала с выхода 22 блока 7 управления записывается в регистр

При выполнении микрокоманды 4 на сумматоре-вычитателе 8 выполняется вычитание делителя из результата на выходах регистра 1, а полученная разность записывает ся через группу 9 элементов И под управлением сигнала с выхода 16 в регистр,10. После этого выполняется микрокоманда 5, которая осуществляет анализ знакового

51 Ь разряда регистра 10. Если этот знак положителен, то выполняется микрокоманда 6. При этом результат с выходов регистра 10 через третий мультиплексор 13 под управлением сигнала с выхода 22 блока 7 управления записывается в регистр 1, Этот же результат через второй мультиплексор 11 записывается в буферный регистр 12 под управлением сигнала с выхода 20 блока

7 управления. Одновременно сигналом с выхода 23 блока 7 управления выполняется увеличение на "1" начального значения частного в счетчике 4 и осуществляется переход к микрокоманде 4.

Микрокоманда ? осуществляет суммирование на сумматоре-вычитателе 8 делителя с результатом на выходах регистра 1. Результат с выходов сумматора 8 через группу 9 элементов И под управлением сигнала с выхода 16 блока

7 управления записывается в регистр

Ф

i0, Этот же результат через второй мультиплексор ii под управлением сигнала с выхода 20 блока 7 управления записывается в буферный регистр 12

В счетчике 4 частного сигнал с выхода

24 блока 7 управления вычитает "1" из содержимого счетчика 4.

Микрокоманда 8 выполняется аналогично микрокоманде 5.

При выполнении микрокоманды 9 ре-. зультат с выхода буферного регистра l2 со сдвигом в сторону старших разрядов через третий мультиплексор 13 под управлением сигнала с выхода 22 записывается в регистр 1. Скорректированная группа разрядов частного с выходов счетчика 4 частного через демультиплексор 14 под управлением сигналов с выхода 25 записывается в соответствующие разряды регистра 15 частного. Содержимое счетчика 55 циклов уменьшается на "1".

При выполнении микрокоманды 10 осуществляется проверка содержимого счетчика 55 циклов на равенство нулю.

Если значение на выходах счетчика 55 ! ненулевое,то выполняется переход к микрокоманде 2, в другом случае на выходе 26 блока 7 управления устанавливается значение логической единицы, что говорит о получении всех требуемых разрядов значений частного и об окончании процесса деления.

При выполнении микрокоманды 11 результат с выходов регистра tO через мультиплексор 13 под управлением сиг-.

1259251 нала с выхода 22 блока 7 управлени» записывается в регистр 1, и осуществляется возврат к микрокоманде 7.

Блок 7 управления (фиг.2) работает следующим образом. 5

С приходом сигнала "Пуск" MIIp 1разрешает прохождение тактового импульса через элемент И 48 на вход инкремента счетчика 33 адреса, содержимое которого подается в регистр 36 1О адреса, запрещая одновременно запись микрокоманды с выхода памяти 38 микрокоманд н регистр 40. Таким образом, подготанливается занесение микрокоманды 2 в регистр 40. МПр 1 во всех 15 последующих микрокомандах отсутствует и поэтому разрешение передачи тактового импульса чеРез элемент И 49 - можно получить с помошью МПр 2 или при совпадении МПр 8 и МПр 9, задер- 20 жанных на .элементе 58 задержки. В микрокомандах 2, 4, 7 и 9 адрес следующей микрокоманды формируется путем прибавления единицы к содержимому счетчика 33 адреса. В микрокомандах

3, 5 и 8, в которых выполняется ана лиз знакового разряда регистра 10 адрес формируется по следующему правилу: если F 21 = Π— то переход по содержимому счетчика 33 адреса, увеличенному на единицу, если F 21 = 1 то переход по полю адреса МПр 16, которое одновременно с этим заносится в счетчик 33. В микрокомандах 6 и 11 адрес следующей микрокоманды формируется по полю адреса МПр 16, т. е. осуществляется безусловный переход.

В микрокоманде 10 выполняется проверка на нуль содержимого счетчика 55: если F 54 = 1, то ныполняется переход4О к микрокоманде 2, т. е. начинается следующий цикл, если Р 54 = О, то полученные все разряды частного, и формируется сигнал на выходе 26 окончания работы устройства.

Формула изобретения

1. Устройство для деления, содержащее регистр делимого, регистр дели-5О теля, блок деления, счетчик частного, умножитель, сумматор-вычитатель, регистр частного и блок управления, причем выходы старших P разрядов регистра делимого, где Р h, à a - 55 разрядность информации, подключены к первому входу блока деления, выходы старших P разрядов регистра делителя подключены к второму входу блока деления, первый информационный вход ум- ножителя подключен к выхбду регистра делителя, выход блока деления подключен к информационному входу счетчика частного, первый информационный вход" сумматора-нычитателя подключен к выходу регистра делимого, информационный вход регистра делимого является входной шиной делимого устройства, информационный вход регистра делителя является входной шиной делителя устройства, выход регистра частного является выходной шиной результата у"тройства, первый выход блока управления подключен к зходу инкремента счетчика частного, второй выход блока управления подключен к входу управления записью счетчика частного, первый вход, блока управления является входной шиной тактовых импульсов устройства, а второй вход блока управления является входной шиной сигнала

"Пуск" устройства, о т л и ч а ю щ ее с я тем, что, с целью сокращения оборудования, в него нведены три мультиплексора, группа элементов И, регистр остатка, буферный регистр и демультиплексср, причем второй информационный вход умножителя подключен .к выходу блока деления, выход умножителя подключен к первому информационному входу первого мультиплексора, второй информационный вход первого мультиплексора подключен к выходу регистра делителя, выход первого мультиплексора подключен к второму информационному входу сумматора-нычитателя, разряды выхода сумматора-вычитателя подключены к первым входам соответствующих элементов И группы и к первому информационному входу второго мультиплексора, выходы элементов И группы подключены к соответствующим разрядам информационного входа регистра остатка, выход регистра остатка подключен к перному информационному входу третьего и к второму информационному входу второго мультиплексоров, выход второго мультиплексора подключен к информационному входу буферного регистра, выход буферного регистра подключен к второму информационному входу третьего мультиплексора, выход третьего мультиплексора подключен к информационному входу регистра делимого, выход счетчика частного подключен к информационному входу демульти51 1О

9 12592 плексора, r-й выход, где r = n/К, а

К - разрядность выходы блока деления демультиплексора подключен к r-й Кразрядной группе разрядов информационного входа регистра частного, третий выход блока управления подключен к входу декремента счетчика частного, четвертый выход блока управления подключен к управляющему входу демультиплексора, пятый выход блока управле- 10 ния является выходной шиной сигнала окончания вычислений устройства, шестой выход блока управления подключен к управляющему входу сумматора-вычитателя, сЕдьмой выход блока управле- 15 ния подключен к управляющему входу первого мультиплексора, восьмой выход блока управления подключен к управлящему входу второго мультиплексора девятый выход блока управления подклю- 20 чен к управляющему входу третьего мультиплексора, вторые входы всех элементов И группы подключены к второму выходу блока управления, четвертый вход блока управления является 25 входной тиной числа циклов устройства, а выход знакового разряда регистра остатка подключен к третьему входу блока управления, 2. Устройство по п.1, о т л и ч а- 30 ю щ е е с я тем, что блок управления содержит счетчик адреса, группу элементов ИЛИ, регистр микрокоманд, три группы элементов И, регистр адреса, цешифратор, память микрокоманд, четы-З5 ре элемента ИЛИ, восемь элементов И, три элемента НЕ, элемент задержки и счетчик циклов, причем выходы разрядов счетчика адреса подключены к первым входам соответствующих элеметФ-40 тов И. первой группы, выходы элементов

И первой группы подключены к первым входам соответствующих элементов ИЛИ группы, выходы элементов ИЛИ группы подключены к соответствующим разрядам45 информационного входа регистра адреса, выход регистра адреса подключен к входу дешифратора, выход дешифратора подключен к адресному входу памяти микрокоманд, разряды выхода памяти 50 микрокоманд подключены к первым входам соответствующих элементов И вто-" рой группы, выходы элементов И второй группы подключены к соответствующим разрядам информационного входа регис-55 тра микрокоманд, вторые входы элементов И первой группы подключены к выходу первого элемента И и к первому входу первогЬ элемента ИЛИ, вторые входы элементов ИЛИ группы подключены к выходам соответствующих элементов

И третьей группы, вторые входы элементов И второй группы подключены к выходу первого элемента НЕ, выход, второго элемента И подключен к первым. входам элементов И третьей группы, к второму входу первого элемента

ИЛИ и к входу управления записью счетчика адреса, вход первого элемента НЕ подключен к выходу первого элемента HUH выходы первых четырех разрядов регистра микрокоманд подключейы к соответствующим разрядам информационного входа счетчика адреса и к вторым входам соответствующих элементов

И третьей группы, первые входы первого и второго элементов И и вход декремента счетчика адреса подключены к выходу третьего элемента И, второй вход первого элемента И подключен к выходу второго элемента НЕ, вход второго элемента НЕ и второй вход второго элемента И подключены к выходу второго элемента ИЛИ, первый вход второго элемента ИЛИ подключен к выходу пятого разряда регистра микрокоманд, второй вход второго элемента

ИЛИ подключен к выходу четвертого элемента И, третий вход второго элемента ИЛИ подключен к выходу пятого элемента И, выход шестого разряда регистра микрокоманд подключен к первому входу третьего элемента ИЛИ, выход седьмого разряда регистра микрокоманд подключен к первому входу шестого элемента И, выход восьмого разряда регистра микрокоманд подключен к первому входу седьмого элемента И, выход девятого разряда регистра микрокоманд подключен к первому входу четвертого элемента И, выход десятого разряда регистра микрокоманд подключен к входу декремента счетчика циклов, выход одиннадцатого разряда регистра микрокоманд подключен к первому входу пятого элемента И, выход двенадцатого разряда регистра микрокоманд подключен к первому входу . восьмого элемента И, выход тринадцатого разряда регистра микрокоманд подключен к входу элемента задержКи, выход элемента задержки подключен к вторым входам шестого и восьмого элементов И, выход четвертого элемента

ИЛИ подключен к второму входу пятого элемента И и к входу третьего элемен11 1259251 !2 та НЕ, выход седьмого элемента И под- ется выход шестого„ элемента И, треключен к второму входу третьего эле- тьим выходом блока управления являетмента ИЛИ, выход восьмого элемента И ся выход двадцать первого разряда реподключен к третьему входу третьего гистра микрокоманд, четвертым выходом элемента ИЛИ, выход третьего элемен- блока управления является информацита ИЛИ подключен к первому входу тре- онный выход счетчика циклов, пятым тьего элемента И, выходы разрядов выходом блока управления является высчетчика циклов подключены к соответ- ход третьего элемента НЕ, шестым выствующим входам четвертого элемента ходом блока управления является выход

ИЛИ, второй вход третьего элемента И 10 семнадцатого разряда регистра микро-., является первым входом блока управле- команд, седьмым выходом блока управния, второй вход седьмого элемента И ления является выход шестнадцатого является вторым входом блока управле- разряда регистра микрокоманд, выходы ния, второй вход четвертого элемента четырнадцатого и пятнадцатого разряИ является третьим входом блока уп- 15 дов регистра микрокоманд являются равления, информационный вход счетчи- первым и вторым разрядами восьмого ка циклов является четвертым входом выхода блока управления, выходы воблока управления, первым выходом бло- семнадцатого и девятнадцатого разряка управления является выход двенад- дов регистра управления являются перцатого разряда регистра микрокоманд, 20 вым и вторым разрядами девятого вывторым выходом блока управления явля- хода блока управления.

1 2592 51

ФЬг..у

Составитель С.Силаев

Техред И.Попович

Редактор О.Юрковецкая

Корректор А.Тяско

Заказ 5122/46

Тираж 671

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подпис н ое

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4