Вычислительное устройство

 

Изобретение относится к области вычислительной техники и может быть использовано в цифровых вычислитель ных машинах и системах для получения значений полиномов 3..(А„+В)Х +А (A..i - -- - - f, f. к к . Цель ., .j.-,-)x к Ktl изобретения - повьшенйе быстродействия устройства - достигается за счет введения в него блока 12 умножения на сумму двух операндов, блока 10 сумматоров , состоящего из m+l одноразрядных сумматоров 1I, четвертого 4 н пятого 5 регистров и третьего коммутатора 8 с соответствующими функцио нальными связями между ними. 2 ил. (Л to Од ю 00 ел

C0IO3 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК д р 4 0 06 F 7/544

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ Ъ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

g f > 1 с

;, -Ц

К АВТОРСКОМ У СВИДЕТЕЛЬСТВУ (21) 3878640/24-24 (22) 04.04.85 (46} 07.10.86. Бюл. ¹ 37 (71) Московский ордена Трудового

Красного Знамени инженерно-физический институт (72) В.M. Черников (53) 68!.325(088.8) (56) Авторское свидетельство СССР

¹ 769536, кл. G 06 F 7/38, 14.08.78.

Авторское свидетельство СССР № 1016779, кл. G 06 F 7/38, 02.11.81, „„SU„„1262485 А 1 (54 } ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к области вычислительной техники и может быть использовано в цифровых вычислитель-„ ных машинах и системах для получения значений полиномов Б„=(А„+В„)Х +А

Я, =) (А„+В1, ) Х „, Б„= K A Õ" . Цель изобретения — повышеййе быстродействия устройства — достигается за счет введения в него блока 12 умножения на сумму двух операндов, блока 10 сумматоров, состоящего из m+I одноразрядных сумматоров 11, четвертого 4 и пятого 5 регистров и третьего коммутатора 8 с соответствующими функциональньпки связями между ними. 2 ил.

1262485

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и системах для получения значений полиномов. 5

Цель изобретения — повышение быстродействия устройства.

На фиг. 1 представлена блок-схема вычисЛительного устройства без цепей синхронизации; на фиг. 2 — схема

10 блока умножения на сумму двух операндов.

Вычислительное устройство содержит пять регистров 1-5, три коммутатора 6-8, сумматор 9, блок 10 сумматоров, состоящий иэ m+1 одноразрядных сумматоров 11, где m — число разрядов операндов, блок )2 умножения на сумму двух операндов, причем входы первого 13, второго 14 и третьего 2О

15 операндов устройства подключены к входам первого 1, второго 2 и третьего 3 регистров, выход первого регистра I соединен с первым информационным входом первого коммутатора 6, выход второго регистра 2 соединен с первыми информационными входами второго 7 и третьего 8 коммутаторов, управляющие входы первого 6 и третьего 8 коммутаторов соединены с первым ЗО входом )6 группы входов выбора вычисляемой функции, второй вход 17 группы входов вычисляемой функции соединен с управляющим входом второго коммутатора 7, выход сумматора 9 соединен с выходом 18 устройства и вторым информационным входом второго коммутатора 7, выход i-ro разряда (i=

=1,2,...m) которого соединен с третьим выходом (i+1)-ro одноразрядного сумматора блока сумматоров, выходы первого 6 и третьего 8 коммутаторов соединены с входами соответственно первого 19 и второго 20 слагаемых множителя блока умножения на сумму 45 двух операндов, вход 21 множимого. которого соединен с выходом третьего регистра 3, (+m-1)-е разряды ()=1, 2,...m+1) первой 22 и второй 23 групп выходов блока умножения на сумму двух операндов соединены соответственно с первым и вторым входами j-ro одноразрядного сумматора Il блока 10 сумматоров, выходы переноса и суммы которого соединены соответственно с ин55 формационными входами четвертого 4 и пятого 5 регистров, выходы которых соединены соответственно с первым и вторым входами сумматора 9 и вторыми информационными входами соответственно первого 6 и третьего 8 коммутаторов, третий вход первого одноразрядного сумматора блока сумматоров подключен к шине 24 логической "1" устройства, блок !2 умножения на сумму двух операндов содержит m полусумматоров 25, реализующих функцию р„=

=а, +b;, g, =à, Ь;, где р, и g — состояние выходов 1-го полусумматора, а„ и b — состояние входов i-го полусумматора, причем р hg,=0, блок 26 многооперандного сложения и блок 27 формирования частичных произведений, построенный в виде матрицы логических элементов И 28-30 и ИЛИ 31 так, что "на выходе i-й строки матрицы форми-. руются разряды частичного произведения S;: S,, =Х,hp,.; S;„=X„p,×Õ, g., ...,m) .

Устройство работает следующим образам.

Перед началом вычислений производится обнуление содержимого регист- ров. В первом такте в первый, второй и третий регистры заносятся значения операндов. ь

В режиме вычисления $„= А„Х"

К=1 реализуется схема Горнера 8„ =(...((О

Х,+В, )Х +В )Х +...+В„., )Х„+В . На входах !6 и 17 устанавливаются логические сигналы C„=l и С =О. При этом коммутаторы 6 и 8 пропускают на входы

19 и 20 блока 12 информацию иэ регистров 4 и 5, а коммутатор 7 пропускает на третьи входы сумматоров II блока 10 информацию из регистра 2. В каждом такте в регистры 2 и 3 записываются очередные значения коэффициентов А к и аргумента Х, подаваемые на входы 14 и 15 устройства. На выходах 22 и 23 блока 12 формируются старшие разряды двух операндов V u

W : V„+W =X (Y„„+Z„, ), где Y и Е, — значения, поступившие с выходов регистров 4 и 5 в предыдущем такте. Блок 10 осуществляет поразрядное сложение операндов U u W и коК эффициента А, записанного в регистре 2. На выходах блока 10 формируются операнды К и Y, которые записываются в каждом такте в регистры

4 „ 5. Z,+Y =A +V +W =(Z, + „, )

«Х +А . Операнды Z и Y поступают к к к на вход сумматора 9, на выходах которого формируется результат Sк, . выдаваемый на выход 18 устройства.

)262485

В режиме вычисления Я„=Е: (Ак+Вк)

К=1

° Х на входах 16 и 17 устанавливаютК ся логические сигналы, =0 и С =l.

)lри этом коммутаторы 6 и 8 пропуска- 5 ют на входы 19 и 20 блока 12 информацию из регистров l и 2, а коммутатор 7 пропускает на третьи входы сумматоров ll блока 10 информацию с выхода сумматора 9. В каждом такте в

10 регистры 1-3 записываются очередные значения операндов В, А„ и Х„, подаваемые на входы 13-15 устройства.

На выходах 22 и 23 блока 12 формируются старшие разряды двух операндов 15

Ч„и W

v, +ы =х (А +в ).

Одновременно с этим на выходах сумматора 9 формируется, сумма S

20 операндов Z u Y „, поступающих

К-1 К-1 на входы сумматора 9 с выходов регистров 4 и 5. Затем блок 10 осуществляет поразрядное сложение операндов V„, Ы и S, . Таким образом, 25 в каждом такте в регистры 5 и 6 записываются операнды Е и Y„

Е„+У =Х (А +В )+Е„, +У

))be «« .=E(A +В,)х к=1 ливается за и тактов на выходе 18 устройства.

В режиме вычисления S, =(А„+В )

«Х +А на выходах 16 и )7 устанавли- >5 к к ваются логические сигнлы С =О и С =О.

При этом коммутаторы 6 и 8 пропускают на входы 19 и 20 блока 12 информацию из регистров 1 и 2, а коммутатор

7 пропускает на третьи входы сумма- 40 торов 11 блока 10 информацию из регистра 1. В каждом такте в регистры

1-3 записываются очередные значения операндов Вк, Ак и Х . Значение S устанавливается на выходе 18 устрой- 45 ства в k-м такте.

Сигналы на входах Вычисляемая функ16 17 ция

50 (А к+)-)„) Хк+А к

h — Ак

К=1

Формула изобретения

Вычислительное устройство, содержащее три регистра, два коммутатора, сумматор, выход которого является выходом устройства, причем входы первого, второго и третьего операндов устройства подключены к информационным входам соответственно первого, вто.— рого и третьего регистров, выходы первого и второго регистров соединены с первыми информационными входами соответственно первого и второго коммутаторов, управляющие входы которых являются первыми и вторыми входами группы входов выбора вычисляемой функции устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в него введены блок m+1 одноразрядных сумматоров, где m — - число разрядов входной информации, блок умножения на сумму двух операндов, третий коммутатор, четвертый и пятый регистры, выходы которых соединены соответственно с первыми и вторым входами сумматора и вторыми информационными входами соответственно первого и третьего коммутаторов, выходы которых соединены с входами соответственно первого и второго слагаемых множителя блока умножения на сумму двух операндов, вход иножимого которого соединен с выходом третьего регистра, (j+m-)) разряды ()=1,2, ...,m+1) первой и второй группы вы.ходов блока умножения на сумму двух операндов соединены соответственно с первым и вторым входами j-го одноразрядного сумматора блока сумматоров,. выходы суммы и переноса которого соединены соответственно с информационными входами пятого и четвертого регистров, третий вход первого одноразрядного сумматора блока сумматоров подключен к шине логической "1" устройства, выход i-ro разряда (i=l,2,...,ш) второго .коммутатора соединен с третьим входом (i+1)-ro одноразрядного сумматора блока сумматоров, выход второго регистра соединен с первым информационным входом третьего коммутатора, управляющий вход которого соединен с первым входом группы входов выбора вычисляемой функции устройства, выход сумматора соединен с вторым информационным входом второго коммутатора.

Составитель Н. Матвеев

Редактор В. Данко Техред Л.Сердюкова Корректор М. Самборская

-Заказ 5428/46 . Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул-. Проектная, 4