Устройство для суммирования двоичных чисел

 

Изобретение относится к области автоматики и вычислительной техники . Цель изобретения - расширение области применения за счет обеспечения возможности суммирования чисел в обратных кодах и представления результата суммирования как в дополнительном , так и обратном коде. Устройство для суммирования двоичных чисел содержит первый параллельный сумматор, три элемента И, два элемента ЗАПРЕТ и первый элемент ИЛИ, причем разряды первого числового входа первого параллельного сумматора соединены с первой входной числовой шиной устройства, разряды второго числового входа соединены со второй входной числовой шиной устройства, I разряды первого и второго входов знака первого параллельного сумматора соединены с соответствующими входными шинами знака устройства и первым и вторым входами первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, а выход первого элемента ШШ соединен со входом переноса младшего разряда первого параллельного сумматора , первый вход задания режима устройства соединен с первым входом второго элемента И, второй вход § задания режима устройства соединен (Л с первым входом третьего элемента И, прямой вход элемента ЗАПРЕТ соединен с инверсным входом второго элемента ЗАПРЕТ, а инверсный вход первого элемента ЗАПРЕТ соединен с прямым входом второго элемента ЗАПРЕТ , Новым в устройстве явля1С ется введение второго параллель ного сумматора, четвертого, пятого, шестого и седьмого элементов И, второго, третьего и четвертого эле ментов ИПИ, элемента ИСКЛЮЧАЩЕЕ ИЛИ первого и второго элементов НЕ, которые соответствукярм образом соединены между собой и с соответствующими другими элементами, входами и выходами устройства. 2 ил,

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (дц 1 G 06 F 7/50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

М А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3862640/24-24 (22) 04.03.85 (46) 15.10.86. Вюл. К - 38 (71) Тернопольский финансово-эконо-, мический институт (72) З.И. Домбровский, М.А. Дуда и Л.А. Узлова (53) 681.325 (088.8) (56) Саиофалоз К.Г., Корнейчук В.И., Тарасенко В.П. Электронные цифровые вычислительные машины. Киев: Вища школа, 1976, с. 167, рис. 112 а.

Авторское свидетельство СССР

И 1193665, кл. G 06 F 7/50, 1984. (54) УСТРОЙСТВО ДЛЯ СУ1ФЯРОВАНИЯ

ДВОИЧНЫХ ЧИСЕЛ (57) Изобретеиие относится к области автоматики и вычислительной тех. ники. Цель изобретения — расширение области применения за счет обеспечения возможности суммирования чисел в обратных кодах и представления результата суммирования как в дополнительном, так и обратном коде.

Устройство для суммирования двоичных чисел содержит первый параллельный сумматор, три элемента И, два элемента ЗАПРЕТ и первый элемент ИЛИ, причем разряды первого числового вхо:. да первого параллельного сумматора соединены с первой входной числовой шиной устройства, разряды второго

„„SU„„1264164 А 1 числового входа соединены со второй входной числовой шиной устройства, разряды первого и второго входов знака первого параллельного сумматора соединены с соответствукщими входными шинами знака устройства и первым и вторым входами первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, а выход первого элемента ИЛИ соединен со входом переноса младшего разряда первого параллельного сумматора, первый вход задания режима устройства соединен с первым входом второго элемента И, второй вход задания режима устройства соединен с первым входом третьего элемента И, прямой вход элемента ЗАПРЕТ соединен с инверсным входом второго элемента ЗАПРЕТ, а инверсный вход первого элемента ЗАПРЕТ соединен с прямым входом второго элемента ЗАПРЕТ. Новым в устройстве является введение второго параллельного сумматора, четвертого, пятого, шестого и седьмого элементов И, второго, третьего и четвертого элементов ИЛИ, элемента ИСКЛ1ОЧАКЩЕЕ ИЛИ первого и второго элементов НЕ, ко" торые соответствунщии образом соединены между собой и с соответствукщими другими элементами, входаии и выходаии устройства. 2 ил.! 264164

Р зобретение относится к автоматике и вычислительной технике.

Цель изобретения — расширение области применения за счет обеспечения возможности суммирования чисел в обратных кодах и представления результата как н обратном, так и в дополнительном кодах.

На фиг. 1 представлена блок-схема устройства для суммирования двоичных чисел, на фиг.2 — блок-схема параллельного сумматора 2.

Устройство содержит (фиг.1) параллельные сумматоры 1 и 2„ элементы И 3-9, ИЛИ 10-13, ЗАПРЕТ l4 и 15, НЕ l6 и 17, элемент ИСКЛ!ОЧАИЩЕЕ ИЛИ

18, информационные входы 19 и 20 слагаемых и входы 2.1 и 22 знаков, входы задания режима 23, 24 и 25, информационные выходы результата 26, выход знакового разряда 27 результата, выход 28 переноса параллельного сумматора 1е

Параллельный сумматор (фиг.2) содержит последовательно соединенные одноразрядные сумматоры 29-32.

Устройство для суммировании двоичных чисел работает следующим образом, Числа А и В, поступающие на соответствующие входы l9, 21 и 20 и 22 устройства, представлены tl числовыми и двумя знаковыми разрядами, а результат С на выходах 26 и 2? устройства представлен также ia числовыми и двумя знаковыми разрядами.

Если число А, поступающее на входы 19 и 21, представлено н дополнительном модифицированяом коде, то на входе 23 задания режима устройст— на должен быть нулевой сигнал, а если н обратном модифицированном коде, то на входе 23 задания режима уст- . ройства должен быть единичный сигнал. Если число В, поступающее на входы 20, 22, представлено в,цонолнительном модифицированном коде, то на.входе 24 задания режима устройства должен быть нулевой сигнал, а если н обратном модифицированном коде, то на входе 24 задания режима устройства должен быть единичный сигнал. Если результат суммирования С должен быть представлен н до" полнительном модифицированном коде то на нходе 25 задания режима устройства должен быть нулевой сигнал, а если н обратном модифицированном

1 коде, то на входе 25 задания режима устройства должен быть единичный сигнал, Пусть числа А и В представлены н дополнительных модифицированных коqax, а результат суммирования представлен н дополнительном модифицированном коде. В этом случае на входах 23, 24 и 25 задания режима устройства присутствуют нулевые сигналы.

При этом на выходе элемента НЕ !6 а также на выходах элементов И 9, ИЛИ 10 и 13 присутствуют нулевые сигналы. В этом случае на выходе параллельного сумматора 1 будет результат суммирования чисел А и В в дополнительном модифицированном коде, числовая часть которого суммируется числом 0...0 в параллельном сумматоре 2. В итоге на выходе параллельного сумматора 2 и знаковом выходе параллельного сумматора 1 будет результат С суммирования чисел

А и  — в дополнительном модифицированном коде.

Пусть числа А и В представлены в дополнительных модифицированных кодах, а результат суммирования С представлен в обратном модифицированном коде. В этом случае на входах 23,24 задания режима устройства присутствуют нулевые сигналы, а на входе

25 задания режима устройства присутствует единичный сигнал. При этом на выходе элемента ИЛИ 10 присутствует нулевой сигнал.

Если на выходе параллельного сумматора 1 есть положительный результат суммирования чисел А и В,представленный в дополнительном модифицированном коде, то числовая часть этого результата суммируется с числом 0...0 в параллельном сумматоре 2. Если на выходе параллельного сумматора 1 есть отрицательный результат суммирования чисел А и В, представленный в дополнительном модифицированном коде, то на выходе элемента И 9 присутствует единичньж сигнал, так как на выходе элемента НЕ 17, выходе знака параллельного сумматора l и входе 25 задания режима устройства присутствуют единичные сигналы. При этом числовая часть результата, полученного на выходе параллельного сумматора 1, суммируется с числом 1...1 в параллельном сумматоре 2. В итоге на

1264164 выходе параллельного сумматора 2 и знаковом выходе параллельного сумматора 1 будет результат суммирования чисел А и В в обратном модифицированном коде ° 5

Пусть число А представлено в обратном модифицированном коде, число  — в дополнительном модифицированном коде, а результат суммиро10 вания С представлен в дополнительном модифицированном коде. В этом случае на входе 23 задания режима устройства присутствует единичный сигнал, а на входах 24, 25 задания

15 режима устройства присутствуют нулевые сигналы элементов. При этом на выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 18 и НЕ 16, а следовательно, и на выходе элемента ИЛИ 12 присутствуют еди20 ничные сигналы. Если число А отрицательное, а число В положительное или отрицательное, то на выходе элемента И 3 присутствует единичный сигнал, а на выходе элемента И 4 — ну25 левой сигнал, вследствие чего на выходе элемента ЗАПРЕТ 15, а следовательно, и на выходе элемента ИЛИ 10 присутствуют единичные сигналы и в младший вазвяп параллельного сумматора 1 поступает дополнительная еди- ница. Если числа А и В положительные или число А положительное, а число В отрицательное, то в младший разряд сумматора 1 дополнительная единица не поступает. При этом на 35 выходе параллельного сумматора 1 будет результат суммирования чисел А и В в дополнительном модифицированном коде, числовая часть которого суммируется с числом 0...0 в парал- 40 лельном сумматоре 2.

В итоге на выходе параллельного сумматора 2 и знаковом выходе параллельного сумматора 1 будет результат С суммирования чисел А и В 45 в дополнительном модифицированном коде.

Пусть число А представлено в дополнительном модифицированном коде, число  — в обратном модифицирован- 50 ном коде, а результат суммирования

С представлен в дополнительном модифицированном коде. В этом случае на входе 24 задания режима устройства присутствует единичный сигнал, 55 а на входах 23 и 25 задания режима устройства присутствуют нулевые сигналы. При этом на выходе элемен. та ИСКЛЮЧАК61ЕЕ ИЛИ 18, выходах элементов НЕ 16 и ИЛИ 12 присутствуют единичные сигналы. Если число

В отрицательное, а число А положительное или отрицательное, то на выходе элемента И 4 присутствует единичный сигнал, а на выходе элемента И 3 — нулевой сигнал, вследствие чего на выходе элемента ЗАПРЕТ 14, а следовательно, и на выходе элемента ИЛИ 10 присутствуют единичные сигналы и в младший разряд параллельного сумматора 1 поступает дополнительная единица. Если числа (сумматора 1) А и В положительные или число А положительное, а число В отрицательное, то в младший разряд сумматора 1 дополнительная единица не поступает. При этом на выходе параллельного сумматора будет резуль" тат суммирования чисел А и В в дополнительном модифицированном коде, числовая часть которого суммируется с числом 0...0 в параллельном сумматоре 2. В итоге на выходе параллельного сумматора 2 и знаковом выходе параллельного сумматора 1 будет результат С суммирования чисел А и

В в дополнительном модифицированном коде.

Если число А представлено.в обратном модифицированном коде, а число  — в дополнительном модифицированном коде или число А представлено в дополнительном модифицированном коде, а число  — в обратном модифицированном кодр и результат суммирования должен быть представлен в обратном модифицированном коде, то процессы формирования результата суммирования чисел А и В в дополнительном модифицированном коде на выходе параллельного сумматора 1 аналогичны описанному. Если на выходе параллельного сумматора 1 есть положительный результат суммирования чисел А и В, представленный в дополнительном модифицированном коде, то числовая этого результата сумми- . руется с числом 0...0 в параллельном сумматоре 2. Если на выходе паралельного сумматора 1 есть отрицательный результат суммирования чисел А и В, представленный в дополнительном модифицированном коде, то на выходе элемента И 9 присутствует единичный сигнал, так как на выходе элемента НЕ 17, выходе зна1264164

;;а параллельнога сумматора 1 и входе 25 задания режима устройства есть единичные сигналы. При этом числовая часть результата, полученного на выходе параллельного сумматора 1, 5 суммируется с числом 1...1 в параллельном сумматоре 2. В итоге на выходе параллельного сумматора 2 и знаковом выходе параллельного сумматора 1 будет результат С суммирава- 10 ния чисел А и В в обратном модифицированном коде.

Пусть числа А и В представлены в обратных модифицированных кодах, а результат суммирования С должен 15 быть представлен в дополнительном модифицированном коде. В этом случае на входах 23 и 24 задания режима устройства присутствуют единичные сигналы, а на входе 25 задания 0

2 режима устройства — нулевой сигнал.

При этом на выходах элементов И 7, НЕ 16, а также и на выходе элемента ИЛИ 12 присутствуют единичные

25 сигналы, а на выходе элемента НЕ 17, а следовательно, и элемента И 9 — нулевой сигнал.

Если числа А и В положительные, то на выходах элементов ИЛИ 10 и 13 присутствуют нулевые сигналы. При

30 этом на выходе параллельного сумматора 1 будет результат суммирования чисел А и В, числовая часть которого суммируется с число 0...0 в параллельном сумматоре 2. В итоге íà Ç5 выходе параллельного сумматора 2 и знаковом выходе параллельного сумматора 1 будет результат С суммирования чисел в дополнительном модифицированном коде.

Если числа А и В отрицательные, та только на выходе элемента И 6, а следовательно, и на выходах элементов ИЛИ 10 и 13 присутствуют еди- 45 ничные сигналы. В. этом случае в младшие разряды параллельных сумматоров 1 и 2 поступают дополнительные единицы. При этом числовая часть результата, полученного на выходе 50 параллельного сумматора 1, суммируется с числом 0...01 в параллельном сумматоре 2. В итоге на выходе параллельного сумматора 2 и знаковом выходе параллельного сумматора 55 также будет результат С суммирования чисел в дополнительном модифицированном коде.

Если число А отрицательное, а число В положительное, то на выходах элементов И 3 и И 4 присутствуют единичный и нулевой сигналы, вследствие чего на выходе элемента ЗАПРЕТ 15, а следовательно, и на выходе элемента ИЛИ 10 присутствуют единичные сигналы и в младший разряд параллельного сумматора

1 поступает дополнительная единица.

При этом на выходе параллельного сумматора 1 будет результат суммирования чисел А и В в дополнительном модифицированном коде, числовая часть которого суммируется с числом 0...0 в параллельном сумматоре. 2. В итоге на выходе параллельного сумматора 1 будет результат С суммирования чисел А и В в дополнительном модифицированном коде.

Если число А положительнае,а число В отрицательное, то на выходах элементов И 3 и И 4 присутствуют нулевой и единичный сигналы, вследствие чего на выходе элемента ЗАПРЕТ 14, а следовательно, и на выходе элемента ИЛИ 10 присутствуют единичные сигналы и в младший разряд параллельного сумматора 1 поступает дополнительная единица. При этом на выходе параллельного сумматора 1 будет результат суммирования чисел А и В в дополнительном модифицированном коде, числовая часть которого суммируется с числом 0..0 в параллельном сумматоре 2. В итоге на выходе параллельного сумматора 2 и знаковом выходе параллельного сумматора .1 будет результат С суммирования чисел А и В в дополнительном модифицированном коде.

Пусть числа А и В представлены в обратных модифицированных кодах, а результат суммирования С представлен также в обратном модифицированном коде. В этом случае на входах

23, 24, 25 задания режима устройства присутствуют единичные сигналы.

При этом на выходах элементов ИСКЛЮЧАКШЕЕ ИЛИ 18, И 8, НЕ 16, И 6, ИЛИ 12, НЕ 17, И 9 присутствуют нулевые сигналы.

Если числа А и В положительные, то на выходах элементов ИЛИ 10 и 13 присутствуют нулевые сигналы. При этом на выходе параллельного сумматора 1 будет результат суммирования чисел А и В, числовая часть ко1264164

20 торого суммируется с числом 0...0 в параллельном сумматоре 2. В итоге на выходе параллельного сумматора 2 и знаковом выходе параллельного сумматора 1 будет результат С сумми- 5 рования чисел А и В в обратном модифицированном коде, Если числа A и В отрицательные, то на выходе 28 переноса параллельного сумматора 1 присутствует единичный сигнал, вследствие чего на выходе элемента И 5, а следовательно, и на выходе элемента ИЛИ 13 присутствуют единичные сигналы и в младший разряд параллельного сумматора 2 поступает дополнительная единица. При этом числовая часть результата, полученного на выходе параллельного сумматора 1, суммируется с числом 0...01 в параллельном сумматоре 2. В итоге на выходе параллельного сумматора 2 и знаковом выходе параллельного сумматора 1 будет результат С суммирования чисел А и В в обратном модифицированном коде.

Если число A отрицательное, а число В положительное или число А положительное, а число В отрицательное и на выходе переноса 28 па- 30 раллельного сумматора 1 присутствует единичный сигнал, то на выходах элементов И 5, ИЛИ 13 присутствуют единичные сигналы и в младший разряд параллельного сумматора 2 посту- пает дополнительная единица. При . этом числовая часть результата, полученного .на выходе параллельного сумматора 1, суммируется с числом

О.. ° 01 в параллельном сумматоре 2 ° 40

В итоге на выходе параллельного сумматора 2 и знаковом выходе параллельного сумматора 1 будет результат С суммирования чисел А и В в обратном модифицированном коде. 45

Если число А отрицательное, а число В положительное или число А положительное, а число В отрицательное и на выходе 28 переноса па.раллельного сумматора 1 присутствует gg нулевой сигнал, то на выходах элементов И 5, ИЛИ 13 присутствуют нулевые сигналы. При этом числовая часть результата, полученная на выходе параллельного сумматора 1, сум- 55 мируется с числом 0...0 в параллель" ном сумматоре 2. В итоге на выходе параллельного сумматора 1 будет результат С суммирования чисел А и В в обратном модифицированном коде.

Фо рмул а иэ об ре те ния

Устройство для суммирования двоичных чисел, содержащее первый параллельный сумматор, первый, второй и третий элементы И, первый и второй элементы ИЛИ, первый и второй элементы ЗАПРЕТ, причем входы знаковых разрядов первого .и второго операндов устройства соединены с соответствующими входами знаковых разрядов первого параллельного сумматора, информационные входы первого и второго операндов устройства соединены соответственно с первой и второй группами входов первого параллельного сумматора, вход переноса младшего разряда которого соединен с выходом первого элемента ИЛИ, первые входы первого и второго элементов И соединены соответственно с первым и вторым входами задания режима устройства, о т л и ч а ю щ ее с я тем, что, с целью расширения области применения за счет обеспечения возможности суммирования чисел в обратных кодах и представления результата как в дополнительном так и в обратном кодах, в устройство введены четвертый, пятый, шестой, седьмой элементы И, третий и четвертый элементы ИЛИ, элемент ИСКЛЮЧАКЩЕЕ ИЛИ, первый и второй элементы НЕ, второй параллельный сумматор, причем входы знаковых разрядов первого и второго операндов соединены со вторыми входами соответственно первого и второго элементов И, соответственно первым и -вторым входами второго элемента ИЛИ, первым и вторым входами третьего элемента И, вьгход которого соединен с первыми входами первого и третьего элементов ИЛИ, второй вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с выходом переноса первого параллельного сумматора, выходы разрядов суммы которого соединены с информационными входами первой группы второго парая лельного сумматора, первый вход пятого элемента И соединен с выходом знакового разряда первого параллельного сумматора и с выходом зна

9 12641 кового разряда реэультата устройства, третий вход задания режима устройства соединен со входом первого элемента HE с первым входом шестого элемента И, со вторым входами четвертого и пятого элементов И, третий вход пятого элемента И соединен с выходом второго элемента НЕ, вход которого соединен с выходом седьмого элемента И, третьими входами третьего и четвертого элементов И, четвертый вход третьего элемента И соединен с,выходом первого элемента НЕ и первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом шестого элемента И, второй вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого объединены соответственно 2О с первым и вторым входами седьмого элемента И и с первыми входами соответственно первого и второго элементов И, третьи входы которых соединены .и подключены к выходу четвер- 25 того элемента ИЛИ, выход первого элемента И соединен с информацион64 I0 ным входом первого элемента ЗАПРЕТ и с управляющим входом второго элемента ЗАПРЕТ, выход которого соединен со вторым входом первого элемента ИЛИ, выход второго элемента И соединен с информационным входом второго элемента ЗАПРЕТ и с управляющим входом первого элемента ЗАПРЕТ, выход которого соединен с третьим входом первого элемента ИЛИ, выход второго элемента ИЛИ соединен с четверт ам входом четвертого элемента И, второй вход младшего раз. ряда второго параллельного сумматора соединен с выходом третьего элемента ИДИ, информационные входы разрядов второй группы со второго по

Ф-й второго параллельного сумматора объединены и подключены к выходу пятого элемента И и к .третьему входу третьего элемента ИЛИ, а вход переноса младшего разряда второго параллельного сумматора соединен с входом нулевого потенциала устройства, выходы разрядов второго параллельного сумматора являются информационными выходами результата устройства.

1264164

Ваи08 тзраллРльного су мо лира 1

Составитель М. Есенина

Техред М.Ходанич Корректор Е, Сирохман

Редактор Т. Митейко

Тирах 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

11.3035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 5562/48

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,4