Устройство для умножения

 

Изобретение относится к области вычислительной техники и может быть использовано для построения множительных устройств для вычислительных средств с последовательной поразрядной обработкой операндов. Цель изобретения - повышение быстродействия . Быстродействие устройства повышается за счет предварительного анализа очередного разряда множителя и вьщачи результата в соответствии с действительным значением этого разряда. Анализ осуществляется на введенном коммутаторе, конъюнкция очередных разрядов множимого и множителя управляет вьщачей результ .ата на регистр результата. Операнды поступают в регистры множимого и множителя, начиная с младших разрядов . После формирования частных произведений элементами И группы первым сумматором осуществляется формирование первого произведения без учета младшего частного произведения. Сформированное первое произведение поступает на введенный второй суммаi тор, который формирует второе произведение в предположении равенства (Л единице младшего частного произведения , действительное значение которого определяется после занесения в регистр множителя очередного разряда множителя, и управляет выдачей на регистр результата первого или второto ел го произведения. 1 ил. 4 СО

СОЮЗ СОВЕТСКИХ

РЕСПУБЛИК (51) 4 G 06 F 7/52 ф

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3832155/24-24 (22) 28.12.84 (46) 07.12.86. Бюл. И 45 .(72) С.С.Букатин (53) 681.325.5(088.8) (56) Lehman М. Serial arithmetic

technigues. — Proc. AFIPSFK., 1965, рр. 715-725.

Baker P.W., McCren P.G. Highвреей serial tree multiplier.

"Digital Processes" 1975, ч. 1, В 4, рр. 343-349. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к области вычислительной техники и может быть использовано для построения множительных устройств для вычислительных средств с последовательной поразрядной обработкой операндов.

Цель изобретения — повышение быстродействия. Быстродействие устройства повышается за счет предварительного анализа очередного разряда множите.ля и выдачи результата в соответстÄÄSUÄÄ 1275431 А 1 вии с действительным значением этого разряда. Анализ осуществляется на введенном коммутаторе, конъюнкция очередных разрядов множимого и множителя управляет выдачей результата на регистр результата. Операнды поступают в регистры множимого и множителя, начиная с младших разрядов. После формирования частных произведений элементами И группы первым сумматором осуществляется формирование первого произведения без учета младшего частного произведения.

Сформированное первое произведение поступает на введенный второй сумматор, который формирует второе произведение в предположении равенства единице младшего частного произведения, действительное значение которого определяется после занесения в регистр множителя очередного разряда множителя, и управляет выдачей на регистр результата первого или второго произведения. 1 ил.

1 12

Изобретение относится к вычислительной технике и может быть использовано для построения множительных устройств для вычислительных средств с последовательной поразрядной обработкой операндов.

Цель изобретения — йовьппение быстродействия устройства.

На чертеже представлена структурная схема устройства для умножения.

Устройство для умножения содержит регистр I множимого, регистр 2 множителя, группу элементов И 3, первый сумматор 4, второй сумматор 5, регистр б результата, первый вход 7 записи, информационный вход 8, второй вход 9 записи, адресные входы

10 вход 11 сброса, третий вход 12 записи, выход 13 результата, вход 14 значения "1" и коммутатор 15.

Устройство работает следующим образом.

В младший разряд, предварительно обнуленного импульсом по входу 11 регистра 1, заносится с входа 8 по импульсу на входе 9 младший разряд множимого. Номер разряда регистра множимого, в который производится занесение, определяется информацией на входах 10. Информация с выхода регистра

1 поступает на входы элементов И 3.

Затем в владший разряд регистра 2 заносится с входа 8 по импульсу на входе 12 младший разряд множителя. Информация с выхода регистра 2 поступает на другие входы элемента И 3.

Частные произведения с выходов элементов И 3 (кроме первого) поступают на входы первого разряда сумматора 4, который, таким образом, представляет собой схему подсчета числа единиц.

Выход первого элемента И 3 в прямом и инверсном виде поступает на управляющие входы коммутатора 15. При равенстве его нулю на выходы коммутатора 15 передается содержимое выходов сумматора 4, а при равенстве единице передается содержимое сумматора 5 (увеличенное на единицу). После этого информация с выходов коммутатора 15 записывается по импульсу с входа 7 в регистр б, на младшем выходе которого появляется младший разряд произведения, а на старших — переносы в следующие разряды, поступающие на входы разрядов сумматора 4. Одновременно с записью в регистр б импульсом с входа 7 осуществляется сдвиг содержимо75431 го регистра 2 на один разряд в сторону старших разрядов с занесением в младший разряд нуля. Затем в следующий разряд регистра 1 заносится следующий разряд множимого. С этого момента начинается вычисление очередного разряда произведения, причем в результате подготавливаются два значения. одно в предположении равенства очередного разряда множителя нулю, другое в предположении равенства его .единице (соответственно сумматором 4 и сумматором 5).

Поступающий в регистр 2 (в младший разряд) очередной разряд множителя определяет, какой из предварительно полученных результатов является верным и передает его на выходе коммутатора 15 для записи в регистр б.

Формула и э обретения множителя и регистр результата, выход младшего разряда которого соединен с выходом результата устройства, тактовый вход регистра результата соединен с первым входом записи устройства и входом сдвига регистра

30 множителя, выходы старших разрядов регистра результата соединены соответственно с входами соответствующих разрядов первого сумматора, входы первого разряда которого соединены с выходами элементов И группы, начиная с второго, первые входы элементов И группы соединены с выходами соответствующих разрядов регистра множимого, информационный вход которого соединен с информационньпк входом регистра множителя и с информационным входом устройства, тактовый вход регистра множимого соединен с вторым входом записи устройства, управляющие входы разрешения записи регистра множимого соединены с адресными входами устройства, вход сброса устройства соединен с входом сброса регистра множимого и входом сброса регистра множителя, тактовый

50 вход которого соединен с третьим входом записи устройства, выходы разряд дов регистра множителя соединены с вторыми входами соответствующих элементов И группы, отличающ е е с я тем, что, с целью повьппеУстройство для умножения, содержа" ,ее группу элементов И, первый сум25 матор, регистр множимого, регистр

Составитель В.Березкин

Техред H.Глущенко

Корректор А.Обручар

Редактор В.Иванова

Заказ 6561/40

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, -35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород; ул. Проектная, 4

3 1275431 4 ния быстродействия, в него введены переноса второго сумматора соединен второй сумматор и коммутатор, управ- с входом значения "1" устройства, ляющие входы которого соединены с выходы первого и второго сумматоров прямым и инверсным выходами первого подключены.к информационным входам элемента И группы, входы второго сум- коммутатора, выходы которого соедиматора соединены соответственно с иены, соответственно с информационвыходами первого сумматора, вход ными входами регистра результата.