Вычислительное устройство для решения дифференциальных уравнений

 

Изобретение относится к области вычислительной техники и предназначено для решения диАференциальных нелинейных и квазилинейных уравнений в частных производных. Цель изобретения - повышение быстродействия. Поставленная цель достигается тем, что устройство содержит блоки памяти, сдвигатель, регистр, сумматор результата , блок синхронизации, группу элементов И, накапливающий сумматор, схему приоритета, дешифратор и коммутатор . Это обеспечивает совмещение во времени итерационного процесса поиска решения и формирования очередного разряда приращения переменной, при этом каждая итерация в устройстве выполняется за шесть тактов. 2 ил. i (Л С N9 00 4

СОЮЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5р 4 G 06 F 15/31

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н A ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ДЛЯ

РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ (57) Изобретение относится к области

4 вычислительной техники и предназначено для решения дифференциальных нелинейных и квазилинейнык уравнений в частных производнык. Цель изобретения — повышение быстродействия. Поставленная цель достигается тем, что устройство содержит блоки памяти, сдвигатель, регистр, сумматор результата, блок синкронизации, группу элементов И, накапливающий сумматор, схему приоритета, дешифратор и коммутатор. Это обеспечивает совмещение

Ф во времени итерационного процесса по- щ иска решения и формирования очередного разряда приращения переменной, при 1ф1 этом каждая итерация в устройстве С выполняется за шесть тактов. 2 ил.

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3890482/24-24 (22) 24.04,85 (46) 15.12.86. Бюл. № 46 (71) Ордена Ленина институт кибернетики им. В.M.Глушкова (72) Б.Н.Малиновский, В.П.Боюн и Л.Г.Козлов(53) 681.32(088.8) (56) Авторское свидетельство СССР № 800997, кл. G 06 F 15/31, 1979.

Авторское свидетельство СССР

¹ 546891, кл. С 06 F 15/34, 1975.

Авторское свидетельство СССР № 6101 16, кл. G 06 Е 15/32, 1975.

„„SU„„1277) 4 A1

1277134 (К+ 1)

П

1J ! (к)

+ c;„„U; j I где ц (к" I (J (к) (к)

+ U.. + Й ,Д 1J — значение искомой функции, формируемое íà (k+1)-й 30 итерации в сумматоре 7 результата, значения функции1 сд)ор мированное íà k-й итерации в соседних узлах й{„. — коэффициенты, значение праной части уравнения, (к)

1+1т) 11 а{И *

Устройство. работает следующим о6- д0 разом.

Перед началом работы узла в блок

1 памяти записына(отся в последсвательно расположенные ячейки коэффициенты а(„, ..., d,, значение правой 45 части f{. заносится. в сумматор 3, а

1j сумматор 7 результата обнуляется.

Счетчик 20 блока 10 синхронизации также устанавливается в нулевое состояние. При этом узел 4 приоритетч выделяет из кода значенчя К„. старший тт 1 значащий разряд и формирует его номер, который фиксируется в регистре

5 ° В качестве узла приоритета может использоваться, например, микросхема типа К500ИВ165 (кодирующий элемент с приоритетом). На входы 11 приращений данного узла подключаются вью:оды 14 приращений соседних узлов, Изобретение относится к области вычислительной техники и предназначено дпя решения дифференциальных уравнений в частных производных.

Целью данного предложения являет- 5 ся повышение быстродействия.

На фиг. 1 приведена блок-схема устройствау на фиг.2 — схема блока синхронизации.

Устройство содержит блок 1 памяти, 10 сдвигатель 2, накапливающий сумматор

3, узел 4 приоритета,, регистр 5, дешифратор 6, сумматор 7 результата, группу элементов И 8, коммутатор 9, блок 10 синхронизации, входы 11 приращений, выход 12 результата, вход

13 пуска устройства, выход 14 приращений, вход 15 задания точности, Блок 20 синхронизации содержит дешифратор 16, элемент ИЛИ 17, элемент

18 задержки, генератор 19 и счетчик 20.

Алгоритм функционирования узла описывается зависи((остьЫ вида:

При поступлении сигнала на вход

13 узла запускается генератор 19 импульсов, с выхода которого импульсы поступают на вход счетчика 20, с выхода которого код используется в качестве адреса для блока 1 памяти коммутатора 9 и разворачивается на выходах дешифратора 16, сигналы с выходов с второго по шестой дешифратора 16 объединяются элементом ИЛИ 17 и синхронизируют считывание коэффициентов с блока 1 памяти, а, пройдя элемент

18 задержки, используются в качестве стробирующих сигналов для сумматора

3, В соответствии с этими управляющими сигналами производится последовательно подклю-.ение на управляющий вход сдвигателя 2 прирацтений переменной дП.„, поступающих от со1+1 .) 11 седних узлов по входам 11, и считывание из блок 1 памяти соответствующ х им коэффицие в а1,, ..., d14, в пятом такте подклк>чается к управляющему входу сдвигателя 2 код номера старшего разряда в г:риращении данного узла дП{„(, а из блока 1 памяти считывается коэффициент "-1", Сдвигатель

2 осуществляет сдвиг коэффициентов а . . . й; на число разрядов, равное номеру старшего разряда соответствующего кода приращения дП тем самым осуществляется умножение этих коэффициентов на приращения переменной. В сумматоре 3 происходит накопление суммь(а П, j + b. дП. +

1J 1-1 ) {1 1.(. 1, I

+ с;„д0{;, + d„. дП;;,1, а в последнем такте происходит вычитание приращения, сдюрмированного в данном узле

aU;j . Таким образом, в сумматоре 3 формируется приращение (К+1) (111 рткт где „.. = f " — А ). явля ется о с т ат1J 1j i ком от предыдущей итерации, из которого с помощью узла 4 приоритета вы, (К+11 деляется приращение I(U.. в виде

1J старшего значащего разряда кода (К+ 1) (д0.. и формируется номер позиции

1J этого разряца в регистре 5, знак приращения фиксируется в знаковом разряде регистра 5,. которые затем используются в следующей итерации, при-. чем знак приращения управляет работой сумматора 3., настраивая его по управ" ляющему входу на выполнение операции сложения или вычитания.

В шестом такте формируется сигнал на шестом выходе дешифратора 16 блока

12771

10 синхронизации, который поступает на стробирующие входы регистра 5 и сумматора 7,результата, где фиксирует(к+t I ся приращение аУ.. и вычисляется

11 (KI текущее значение переменной U,„ К-1) (к)

+ аУ.. соответственно. Этот

1.) 11 же сигнал устанавливает счетчик 20 в нулевое состояние, подготавливая устройство к проведению. следующей ситуации. f0

Следующие итерации проходят аналогично. При работе узла в составе цифровой сетки на каждой итерации анализируется величина приращений 6Б;„. и при достижении заданной точности происходит прекращение работы всех узлов. При поступлении сигнала на вход

15 считывания узла открывается группа элементов И 8, разрешая выдачу искомой переменной У;„ с выхода сумматора20

7 результата на выход 12 узла.

Формула и з обретения

Вычислительное устройство для решения дифференциальных уравнений, со- 25 держащее блок памяти, сдвигатель, регистр, сумматор результата, группу

1 элементов И, блок синхронизации, вход пуска устройства подключен к входу запуска блока синхронизации, первый 30 выход которого подключен к синхронизирующему входу регистра, а второй выход — к входу считывания блока памяти, вход задания точности устройства подключен к первым входам элементов И 35 группы, выходы которых подключены к выходам результата устройства, о т— л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, в

34 Д него введены накапливающий сумматор, узел приоритета, дешифратор и коммутатор, первый выход блока синхронизации подключен к стробирующему входу сумматора результата, третий выход блока синхронизации подключен к синхронизирующему входу накапливающего сумматора, выходы с четвертого по шестой блока синхронизации подключены к управляющим входам коммутатора и к адресным входам блока памяти, выходы блока памяти подключены к информационным входам сдвигателя, выходы которого подключены к входам модуля слагаемого накапливающего сумматора, выходы модуля результата которого подключены к входам узла приоритета, выходы которого поразрядно подключены к информационным входам регистра, выход знакового разряда сумматора подключен к информационному входу знакового разряда регистра, выходы которого поразрядно подключены к входам дешифратора, к первому информационному входу коммутатора и к выходам приращений устройства, выход дешифратора подключен к первому входу сумматора результата, выходы которого подключены к вторым входам элементов

И группы, выход знакового разряда регистра подключен к второму входу сумматора результата, информационные входы с второго по пятый коммутатора подключены к входам приращений устройства, первый выход коммутатора подключен к тактовому входу сдвигателя, второй выход коммутатора подключен к входу знакового разряда накапливающего сумматора.

1277134

Составитель В.Смирнов

Техред М.Ходанич Корректор А.Обручар

Редактор И.Рыбченко

Заказ б669/44 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4