Процессор матричной вычислительной структуры для решения дифференциальных уравнений в частных производных

 

Изобретение относится к вычислительной технике и предназначено для построения матричных вычислительных структур, предназначенных для решения дифференциальных уравнений в частных производных. Цель изобретения - расширение функциональных возможностей за счет выполнения различного типа итерационных процедур численного решения дифференциальных уравнений в частных производных. /r-1-f К-1 с t ю X) :с 00 СП

СО103 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

PEOlYBflHH (!! с1 G 06 F 15/32

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Ф(1 е

ОПИСАНИЕ ИЗОБРЕТЕНИЯ !3

И ABTOPCHOMY СВИДЕТЕЛЬСТВУ 6N у ц

1 ! (21) 3879724/24 — 24 (22) 08.04.85 (46) 30.12.86. Вюл. М - 48 (7!)Таганрогский радиотехнический институт им.В.Д.Калмыкова (72) В.E.Çîëîòîâñêèé и P.Â.Êoðîáêoâ (53) 681.3 (088.8 ) (56) Патент С1 !А Ф 3633002, кл. G 06 F 15/32, !970.

Авторское свидетельство СССР

Ф 574733, кл. G 06 J )/02, 1977. (54) ПРОЦЕССОР МАТРИЧНОЙ ВЫЧИСЛИТЕЛЬНОЙ СТРУКТУРЫ ДЛЯ РЕШЕНИЯ ДИФ

„„80„„. 1280385 А1

ФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ В ЧАСТНЫХ

ПРОИЗ ВОДНЫХ (57) Изобретение относится к вычислительной технике и предназначено

<. для построения матричных вычислительных структур, предназначенных для решения дифференциальных уравнений в частных производных. Цель изобретения — расширение функциональных возможностей за счет выполнения различного типа итерационных процедур численного решения дифференциальных уравнений в частных производных.

i2803

Поставленная цель достигается тем, что процессор содержит первый блок оповещения 1, первый регистр 2, второй блок оповещения 3, второй регистр 4, третий блок оповещания 5, третий регистр 6, четвертый блок оповещания 7, четвертый регистр 8, два решающих блока 9 и 10, блок 11 памяти данных, пятый и шестой регист85 ры 12 и 13, блок 14 микропрограммного управления, пятый и шестой блоки

15 и 16 оповещения, блок 17 памяти команд. Расширение функциональных возможностей обеспечивается блоками оповещения, с помощью которых реализуются конфигурации устройства, соответствующие различным итерационным методам, 1 з.п, ф-лы, 5 ил.

Изобретение относится к вычислительной технике и предназначено для построения матричных вычислительных структур, ориентированных на решение дифференциальных уравнений в частных производных.

Цель изобретения — расширение функциональных возможностей путем выполнения различных типов итерационных процедур численного решения дифференциальных уравнений .в частных производных.

На фиг.1 приведена функциональная схема устройства; на фиг.2 — функциональная схема блока оповещения; на фиг.3 — схема взаимодействия соседних процессоров в матричной вы числительной структуре; на фиг.4 функциональная схема решающего блока; на фиг.5 — функциональная схема блока управления.

Устройство содержит первый блок

1 оповещения, первый регистр 2, второй блок 3 оповещения, второй регистр 4, третий блок 5 оповещения, третий регистр 6, четвертый блок 7 ог:овещения, четвертый регистр 8, первый 9 и второй 10 решающие блоки, блок 11 памяти да-ных, пятый 12 и шестой 13 регистры, блок 14 микропрограммного управления, пятый 15 и шестой 13 регистры, блок 14 микропрограммного управления, пятый 15 к шестой 16 блоки оповещения и блок

17 памяти команд.

Блок оповещения образуют первый

18 и второй 19 триггеры, элементы

И 20 — 22 и элементы ИЛИ 23 и 24.

Решающий блок содержит с первого по третий регистры 25-27, первый 28 и второй 29 сумматоры, группу элемен2 тов И 30, умножитель 31, элемент

ИЛИ 32.

Блок микропрограммного управления состоит из регистра 33 команды, узла 34 постоянной памяти, с первого по третий счетчиков 35-37, первого

38 и второго 39 триггеров, первого 40 и второго 41 элементов ИЛИ> с первого по четвертый элементов И 421О 45 и элемента 46 задержки. .Работу устройства рассмотрим на примере решения нелинейного уравне» ния Лапласа в прямоугольной области методом простой итерации.

1I5

ОИ 3и

-« — -(k (z у ц) --- ) +

0х 4 Bx I а

+ --- (k (х,у,u) — --) 0

2 оу

Программа решения выглядит следующим образом.

1. Вычисляют производные —— оц дх

Ч и

5 2. Вычисляют функции 1с и k °

4 дц

3. Умножают k на — — и k на дх 2 оО ды Зи (u ис и k ---) ду 4 4 Хх ду

Bu, Bu

4. Берут производные — -1 и -«- а Ху

5. Слагают производные.

6, Умножают на

7 Находят u u + %t(--- - + а „;,1

i+4 4 дх ду

8. Переходят к операции по пункту 1.

Процессор реализует разностный алгоритм.

3 1280385 4

Производная аппроксимируется цент- попытке записи процессор, пытающийральной разностной производной ся произвести запись, приостанавливается до момента, пока такая запись станет возможной. Последние два сос п1!к и тд+дк u> Й-

Ви ицкi

Считывается следующая команда из блока памяти команд и начинает выполняться второй шаг — вычисление функций k, H 1 .Информация, необходимая для вычисления функций k u k поступает в решающие блоки 9 и 10 по шинам данных из блока 11 памяти.

По окончании выполнения операций происходит переход на следующую команду. При этом информация, хранимая в решающих блоках 9 и 10, умножается на величины, считываемые из блока ll памяти. Таким образом в первом решающем блоке 9 формируется значение переменной u„ а во втором решающем блоке 10 — значение переменной u . После окончания операции значения и и u z поступают в регистне происходит, процессор приостанавливает вь|полнение программы при обращении к этому регистру и ждет поступления информации из соседнего процессора.

Состояние "!!" означает, что запись производилась на предыдущих шагах, счиФыванин не происходило. При

Величины с индексами, отличными от индекса jk вычисляются в соседних процессорах.

Передача информации происходит 10 следующим образом.

Данные, помещаемые в регистры 12 и 13, записываются в них в зависимости от состояния блоков оповещения.

Триггер 19 (первый бит) есть собственно указатель блока оповещения, а триггер !8 (второй бит) — бит управления указателем блока оповещения. Если бит управления указателем находится в "l", то он разрешает изменение указателя блока оповещения в противном случае изменение запрещено. Установка триггера 19 (указателя) в "1" означает, что новая информация поступила, считывание разрешается, запись запрещается. Если указатель блока оповещения равен "0", ° информация не изменялась, запись разрешена, считывание запрещено. Наличие блоков оповещения позволяет эффективно организовать вычислительный процесс. Состояние "00" означает что ни считывание, ни запись невозможны. При обращении к регистру с таким указателем блок управления не получает ответного сигнала и останавливается. Процессор отключается. При состоянии "10" разрешается считывание, запись запрещена, казаФель не 40 изменяет своего состояния при считывании. Эта ситуация используется для записи граничного условия в соответ— ствующий регистр. В этом. случае зна-.. чение регистра не изменяется за все 45 время решения, что и необходимо для граничного значения.

Состояние "01" означает, что считывание информации произошло раньше, а новая информация не поступила. 50

Так как B этом состоянии считывания тояния осуществляют синхронизацию работы двух процессоров в условиях ограниченного объема буферной памяти.

При построении матричной структуры процессор с номером jk передает информацию из регистра 12 в регистр

2 процессора с номером (j-1)k и в регистр 4 процессора (j+1)k, а иэ регистра 13 в регистр б процессора с номером j (k-1) и в регистр 8 процессора с номером j (k-1) и в ре- . гистр 8 процессора с номером j(k+1).

Предположим, что к первому шагу вся информация готова либо из начальных условий, либо вычислена. Тог да по сигналам с блока 14 управления информация из регистров 2 и 4 переносится в решающий блок 9, а из регистров 6 и 8 — в решающий блок

10 с установкой блоков оповещения в соответствующее состояние. Далее происходит запуск операции взятия производных

1280385 матора 28 и регистра 26

Выполнение алгоритма обеспечивается следующей последовательностью работы блока микропрограммного управления.

1-й такт — считывание информации из регистров 2,4 6 и 8. Сигнал появляется на выходе блока 14. Этот

Ю сигнал поступает на укаэанные регистры и одновременно устанавливает триггер 39 в единичное состояние.

Открывается элемент И 43, и счетчик

36 подсчитывает число пришедших синхроимпульсов ° Одновременно на вход элемента И 5 поступают сигналы с выходов блоков 1,3,5 и 7 оповещения. Если считывание разрешено, то на выходе элемента И 45 появляется сигнал, Который, проходя через элемент ИЛИ 41 и элемент 46 задержки, сбрасывает триггер 39 в нулевое состояние. Наращивается счетчик 35 и . происходит переход на следующий такт.

2-й такт — запись в регистры 12 и 13.

3-й такт — запись в регистры 2;

4,6, и 8. Схема анализа возможности

30 записи работает аналогично анализу при считывании, причем проводится опрос не собственных регистров, а регистров соседних процессоров.

4-й такт — сброс блока микропрог" раммного управления и переход на

1 новый цикл.

Счетчик 7 итераций используется для организации останова решения.

Решающий элемент реализует сле- 45 дующий алгоритм:

2 +л о -л

u u — 2п + u (вычисление второй разности на сумматоре

29); 50 у Я

vt u = (V u) х — — (определение приращения на умножителе 31);

u = u + ч t u +Чйи (определение ночл М вого значения искомой переменной на накопнтеле,состоящем из сум-, ы 12 и 13 соответственно. После записи и, и и„ в указанные регистры ин" . формации из них в зависимости от состояния блоков оповещения соответ- . ствующих процессоров переводится в состояние ожидания разрещения обмена.

Так как все процессоры идентичны, то при простой итерации все они срабатывают одновременно и ожидание обмена отсутствует. После обмена устройство управления переходит на выполнение четвертого шага.

В этом шаге считывается информация из регистров 2,4,6 и 8 и в решающем блоке 9 выполняется операция взятия производной — а в решаюдг л дк щем блоке 10 формируется произволцл ная ††. Затем полученные проиэдц водные взаимно пересылаются и в обоих решающих блоках происходит суммирование. В шестом шаге решающих бло" ков 9 и 10 происходит умножение на

At. В седьмом шаге из блока 11 памяти данных считывается переменная и, которая складывается с содержимым решающих блоков 9 и 10. Сформированная переменная u„. в решающем блоке 9 поступает в регистр 12, эта же переменная, сформированная в решающем блоке 10, поступает в регистр

13, т.е. в двух разных решающих блоках формируется одна и та же переменная с целью устранения дополнительной пересылки иэ регистра с регистр и обеспечения возможности дополнительной проверки на работоспособность каждого решающего блока.

После обмена информацией между процессорами описанные операции повторяются до тех пор, пока процесс не сойдется во всех процессорах. Проверка организуется программно.

1 формула изобретения

1. Процессор матричной вычислительной структуры для решения дифференциальных уравнений в частньгх производных, содержащий первый и второй решающие блоки., первый регистр, информационный вьмод первого решающего блока подключен к первому информационному входу второго решающего блока, информационный выход которого подключен к первому информациов- ому входу первого решающего блока, с т л и ч а ю шийся тем, что, с целью расширения функциональных возможностей за счет выполнения различных типов итерационньгх процедур численного решения дифференциальных уравнений з частных производных, в него введены пять регистров, блок памяти команд, блок памя1 280385 ти данных, блок микропрограммного управления и шесть блоков оповещения, информационные входы с первого по четвертый процессора подключены к информационным входам соответственно с первого по четвертый регистров, группы управляющих входов с первой по четвертую процессора подключены к входам установки блоков оповещения соответственно с первого по четвер- l0 тый, выходы с первого по шестой признака занятости процессора подключены к первым выходам блоков оповещения соответственно с первого по шестой и к входам записи регистров соответственно с первого по шестой, тактовый вход процессора подключен к тактовому входу блока микропрограммного . управления, вход запуска процессора подключен к входу запуска блока 20 микропрограммного управления, вход задания программы работы процессора подключен к информационному входу блока памяти команд, входы с первого по четвертый признака занятости про-.. цессора подключены к входам .соответственно с первого по четвертый логических условий блока микропрограммного управления, выход гризнака неисправности процессора подклю- 30 чен к первому выходу блока микропрограммного управления, первый и второй выходы результата процессора подключены соответственно к выходам пятого и шестого регистров, входы с 35 первого по четвертый признака начала работы процессора подключены к первым информационным входаМ соответственно с первого по четвертый блоков оповещения, второй выход бло- 40 ка микропрограммного управления подклочен к вторым информационным входам блоков оповещения с первого по четвертый и первым управляющим входом первого и второго решающих блоков, 45 вторые выходы блоков оповещения с первого по четвертый подключены к входам соответственно с пятого по восьмой логических условий блока микропрограммного управления и к входам 50 считывания соответственно с первого по четвертый регистров, вторые выходы пятого и шестого блоков оповещения подключены к входам считывания соответственно пятого и шестого ре- 55 гистров, выходы первого и второго регистров подключены соответственно к второму и третьему информационным входам первого решающего блока, выходы третьего и четвертого регистров подключены соответственно к второму и третьему информационным входам второго решающего блока, третий и четвертый выходы блока микропрограммного управления подключены к вторым управляющим входам соответственно первого и второго решающего блоков, пятый выход блока микропрограммного управления подключен к первым информационным входам пятого и шестого блоков оповещения, шестой выход блока микропрограммного управления подключен к вторым информационным входам пятого и шестого блоков оповещения, седьмой выход блока микропрограммного управления подключен к третьим управляющим входам первого и второго решающих блоков и к входу записи— чтения блока памяти данных, восьмой выход блока микропрограммного управления подключен к входу считывания блока памяти команд, выход которого подключен к входу кода команд блока микропрограммного управления, группа выходов блока микропрограммного управления подключена к адресным входам блока памяти данных, информационный вход — выход первого решающего блока подключен через первую общую шину данных процессора к информационному входу пятого регистра и первому информационному входу-выходу блока памяти данных, информационный вход-выход второго решающего блока подключен через вторую общую шину данных к информационному входу шестого регистра и к второму информационному входу-выходу блока памяти данных, вход приращения процессора подключен к четвертым информационным входам первого и второго решающих блоков, каждый блок оповещения содержит два триггера, два элемента ИЛИ, три элемента И, первый вход установки группы блока оповещения подключен к входу установки в "0" первого триггера, второй . вход установки группы блока оповещения подключен к входу установки в "!" первого триггера, третий и четвертый входы установки группы блока оповещения подключены к первым входам соответственно первого и второго элементов ИЛИ, первый информационный вход блока оповещения подключен к первому входу первого элемента И, выход первого элемента И подключен к второму входу второго

1280385

10 элемента ИЛИ и к первому выходу блока оповещения, выходы первого и второго элементов ИЛИ подключены соответственно к входу установки в"0" и к входу установки в "1" второго

5 триггера, прямой и инверсный выходы второго триггера подключены соответственно к первому входу третьего элемента И и второму входу первого элемента И, выход первого триггера подключен к третьему входу первого элемента И и первому входу второго эле-.. мента И, второй информационный вход блока оповещения подключен к второму входу третьего элемента И, выход 15 третьего элемента И подключен к второму входу второго элемента И и второму выходу блока оповещения, выход второго элемента И подключен к вто, рому входу первого элемента ИЛИ, при 2О этом каждый решающий блок содержит два сумматора, умножитель, три регистра, элемент ИЛИ, группу из и (где И вЂ” разрядность переменной элементов И, первый, второй, третий, 25 четвертый информационные входы решающего блока подключены соответствен-. но к первому информационному входу первого сумматора, первому информационному входу второго сумматора, 30 второму информационному входу второго сумматора и информационному входу первого регистра решающего блока, первый управляющий вход решающего блока подключен к входу считывания второго регистра решающего блока, второй управляющий вход решающего блока подключен к первым входам элементов И группы и первому входу элемента ИЛИ решающего блока, щ третий управляющий вход решающего блока подключен к второму входу элемента ИЛИ решающего блока, выходы и второго сумматора.и первого регистра решающего блока подключены соответственно к первому и второму Вхо дам умножителя, выход которого подк- . лючен к второму информационному входу первого сумматора, выход которого подключен к информационному входу второго регистра решающего блока, выход второго регистра решающего блока подключен к вторым входам элементов И группы решающего блока, к третьему информационному входу первого сумматора и к информационному выходу решающего блока, выход элементов И группы решающего блока подключен к информационному входу третьего регистра решающего блока и к информационному входу-выходу решающего блока, вьгход элемента ИЛИ решающего блока подключен к входу записичтения третьего регистра решающего блока, выход третьего регистра решающего .блока подключен к третьему и четвертому информационным входам второго сумматора.

2. Процессор матричной вычислительной структуры для решения дифференциальных уравнений в частных производных, отличающийся тем, что блок микропрограммного управления содержит регистр, три счетчика, узел постоянной памяти, два триггера, элемент задержки, четыре элемента И, два элемента ИЛИ, вход кода команды блока микропрограммного управления подключен к информационному входу первого счетчика, вход запуска блока микропрограммного управления подключен к входу установки в

"1" первого, триггера, тактовый вход блока микропрограммного управления подключен к первым входам первого и второго элементов И, входы с первого по четвертый логических условий блока микропрограммного управления подключены к входам соответственно с первого по четвертый третьего элемента И, входы с пятого по восьмой логических условий блока микропрог раммного управления подключены к входам соответственно с первого по четвертый четвертого элемента И, выход первого счетчика подключен к адресному входу узла постоянной памяти, выход узла постоянной памяти подключен к информационному входу регистра, первый выход блока микро" программного управления подключен к выходу переноса второго счетчика, выход первого разряда поля команды регистра подключен к первому входу первого элемента ИЛИ и второму выходу блока микропрограммного управления, выходы разрядов с второго по четвертый поля команды регистра подключены к выходам соответственно с третьего по пятый блока микропрограммного управления, выход пятого разряда поля команды регистра подклю-. чен к второму входу первого элемента ИЛИ и к шестому выходу блока микропрограммного управления, выходы седьмого и восьмого разрядов поля команды регистра подключены соответстЯ yrmguu аль; жгvu aeou ус ла оУк с цмс ьу (4 (4pezvrnp

Р

) 2803 венно к седьмому и восьмому выходам блока микропрограммного управления, выходы поля адреса регистра подключены к одноименным выходам группы блока микропрограммного управления, выход поля признака команды регистра подключен к счетным входам первого— второго и третьего счетчиков, выходы первого и второго элементов И подключен к синхровходам соответст- 10 венно первого и второго счетчиков, выходы третьего и четвертого элементов И подключены соответственно к первому и второму входам второго элемента ИЛИ, выход первого эле- 15

85 l2 мента ИЛИ подключен к первому информационному входу второго триггера, выход второго элемента ИЛИ подключен к входу элемента задержки, выход которого подключен к второму информационному входу второго триггера, инверсный и прямой выходы второго триггера подключены к вторым входам соответственно первого и второго элементов И, выход переполнения третьего счетчика подключен к входу установки в "0" первого триггера, выход первого триггера подключен к третьему входу первого элемента И.

1280385

Подписное

Производственно-полиграфическое предприятие, г.укгород, ул. Проектная,4

Ваюаюю,мис ж мьпмь Щ,/Лг f3 ууусч Щ,t,4S,Ь гМрсЮУ

Составитель В,Смирнов

Редактор Л.Пчелинская Техред Л.Олейник Корректор В.Бутяга,,Заказ 7051/42 Тирам 671

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская. наб., д.4/5 у)

yb юЬ

9) (Я

/4

t5