Запоминающее устройство с обнаружением ошибок

 

Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств с обнаружением ошибок и возможностью локализации неисправностей . Цель изобретения - повьппение надежности устройства. Устройство содержит накопитель, два регистра адреса , сумматоры по модулю два, счетчик, группы элементов И, два дешифратора, счетчик, регистры контрольной информации , два коммутатора, группы элементов И-НЕ. В устройстве происходит локализации неисправности (определяется в адресной или информационной частях находится неисправность), обнаруживается ошибка при приеме массивов информации, поступающей в устройство непрерывно. 1 ил. ю | N5

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51)4 С 11 С 29/00

Ь t

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3890485/24-24 (22) 25.04.85 .(46) 15.12.86. Бюл. 11 46 (72) А.С. Горбенко, В.К. Горшков и В.И.Николаев (53) 681.327(088.8) (56) Авторское свидетельство СССР

М 1001180, кл. С 11 С 29/00, 1980.

Авторское свидетельство СССР

Ф 955197, кл. С 1.1 С 29/00, 1980. (54) ЗАПОМИНА1ОЩЕЕ УСТРОЙСТВО С ОБНАРУЖЕНИЕМ ОШИБОК (57) Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих

„„SU„„1277215 А1 устройств с обнаружением ошибок и возможностью локализации неисправностей. Цель изобретения — повышение надежности устройства. Устройство содержит накопитель, два регистра адреса, сумматоры по модулю два, счетчик, группы элементов И, два дешифратора, счетчик, регистры контрольной инфор- . мации, два коммутатора, группы элементов И-НЕ. В устройстве происходит локализации неисправности (определяется в адресной или информационной частях находится неисправность), обнаруживается ошибка при приеме массивов информации, поступающей в устройство непрерывно. 1 ил. е

1277215

Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств с обнаружением ошибок и возможностью локализации неисправностей.

Цель изобретения — повышение надежности устройства.

На чертеже изображена структурная схема запоминающего устройства с обнаружением ошибок.

Устройство содержит накопитель 1, входной регистр 2 числа, выходной регистр 3 числа, первый 4 и второй

5 регистры адреса, элементы ИЛИ 6, первый 7, второй 8 и третий 9 сумматоры по модулю два, элемент И 10, элемент НЕ 11, первую 12, вторую 13 и третью 14 группы элементов И, счетчик 15, первую 16 и вторую 17 группы элементов И-НЕ, первый 18 и второй 19 дешифраторы, первый 20 и второй 21 коммутаторы, регистры ?? контрольной информации, причем поле 23 каждого регистра 22 предназначено для хранения содержимого счетчика 15, поле 24 — для хранения поразрядной суммы по модулю два кодов адресов слов массива, поле 25 — длч хранения поразрядной суммы по модулю два кода слов массива. Разряды полей 24 и 25 каждого регистра 22 выполнены на базе триггеров со счетным входом.

На чертеже обозначены информационный 26 и адресный 27 входы устройства. На вход 28 псступает адрес массива, на входы 29 :: 30 — управляющие сигналы. Устройствс имеет первый 31, второй 32, третий :3, четвертый 34 выходы.

Устройство работает следующим образом.

В исходном состоянии регистры

2-5 и 22, а также счетчик 15 обнулены. В режиме записи код адреса, код записываемого слова и код адреса массива подаются ссответственно на входы регистров 4, 2 и 5 и происходит запись слова в соответствующую ячейку накопителя 1. Одновременно код записываемого слона подается через элементы ИЛИ 6 на вход сумматора 7 и на вход ксммутатора ?0, а код адреса — на вхсд сумматора 8 и вход коммутатора 2С. Сумматоры 7 и

8 вырабатывает бить четности адреса и записываемого слсва. Биты четности объединяются сумматором 9 в результирующий бит. С входа 29 на вход элемента НЕ 11 при этом поступает нулевой сигнал. Следовательно, на выходе элемента НЕ 11 при этом единичный уровень. В случае единичного значения результирующего бита он через элемент

И 10 поступает на вход счетчика 15.

Содержимое счетчика 15 (он является реверсивным) увеличивается на единицу, так как при записи информации он работает как суммирующий.

Код адреса массива с регистра 5 поступает на вход дешифратора 18, ко. торый вырабатывает управляющий сигнал, обеспечйвающий прием через коммутатор 20 на соответствующий (в соответствии с содержимьм регистра 5) регистр 22 с входов 26 и 27 устройства.

При этом в поле 24 на счетные входы

Щ триггеров поступают коды адресов слов записываемого массива, à B поле

25 — коды слов массива.

Таким образом, к концу записи всего массива информации в накопитель 1

25 счетчик 15 зафиксирует количество результирующих одиночных битов, равных единице, а в поле 24 и поле 25 регистра 22 контрольной информации будут храниться поразрядные суммы по

ЗО модулю два кодов адресов массива и кодов записанных слов соответственно.

Зафиксированное счетчиком 15 число (контрольный коц) по фронту окончания импульса записи последнего чис35 ла массива в накопитель 1 заносится через коммутатор 20 в поле 23 выбранного регистра 22, где сохраняется до тех пор, пока соответствующий массив информации находится в накопителе

40 1, а счетчик 15 обнуляется.

С приходом импульса записи первого числа следующего массива информации устройство аналогично описанному выше производи г его запись. Контроль45 лая информация этсго массива будет формироваться и храниться в полях следующего регистра 22.

Перед считыванием информации соответствующии контрольный код из поля 23 регистра 22 записывается в счетчик 15. Выбор соответствующего регистра 22 обеспечивается управляющим сигналом с дешифратора 18. а за55 лись в счетчик 15 — управляющим сигналом с входа 29 устройства.

B режиме считывания массива информации в каждом такте обращения число, соответствующее заданному адресу, 1277215 извлекается из накопителя 1, поступает на выход устройства и через регистр, 3, элементы ИЛИ группы 6— на сумматор 7, а через коммутатор 20— на счетные входы триггеров поля 25 выбранного регистра 22. Одновременно код адреса подается через коммутатор 20 на счетные входы триггеров поля 24 регистра 22 и на сумматор 8.

Сумматоры 7 и 8, как и при записи, вырабатывают биты четности адреса и считываемого слова, объединяемые сумматором 9 в результирующий бит.

При этом на вход 29 устройства подается нулевой сигнал . Результирующий бит через элемент И 10 поступает на вход счетчика 15, который при "считывании работает как вычитающий.

После считывания последнего числа массива информации в поле 24 регистра 22 будет зафиксирован результат поразрядного суммирования кодов адресов записанных и затем считанных слов, в поле 25 — результат поразрядного суммирования кодов этих слов, в счетчике 15 — код суммарного количества ошибок, возникших при записи или считывании в устройство и выявленных контролем по четности.

В случае нулевого значения содержимого счетчика 15 по сигналу дешифратора 19 коды, хранящиеся в полях

24 и 25 соответствующего регистра

22, с инверсных выходов регистра через коммутатор 21 выдаются соответ- 35 ственно на входы элементов И-НЕ первой 16 и второй 17 групп И вЂ” НЕ. Единичный сигнал на выходе 33 элементов

И-НЕ первой группы 16 свидетельствует об отсутствии ошибок в адресных 40 цепях устройства, а единичный сигнал на выходе 34 элементов И-НЕ второй

l17 группы — в информационной цепи.

Нулевой сигнал хотя бы на одном из выходов 33 и 34 указывает на наличие 45 ошибок в устройстве, возникших при записи или считывании выявленныхконтролем с использованием .поразрядного суммирования кодов чисел и адресов. 50

Ненулевое значение содержимого счетчика 15, которое выдается на выход 32, указывает количество ошибок, возникающих в устройстве и выявленных контролем по четности. Для анализа, где именно возникли ошибки (в информационной части или адресной), дешифратор 19 обеспечивает выдачу на выходы 33 и 34 содержимого полей ?4 и 25 регистра 22.

Только при нулевых значениях содержимого счетчика 15 и полей 24 и, 25 регистра 22 принимается решение о безошибочности выдаваемой из устройства информации.

Формула и з обретения

Запоминающее устройство с обнаружением ошибок, содержащее накопитель, входной регистр числа, первый регистр адреса, выходной регистр числа, элементы ИЛИ, сумматоры по моду-. лю два, счетчик, перв-.ю группу элементов И, элемент НЕ и элемент И.; причем входы накопителя подключены соответственно к выходам входного регистра числа и первого регистра адреса, а выходы — к входам выходного регистра числа, выходы которого соединены с одними из входов элементов

ИЛИ, входы первого и второго сумматоров по модулю два подключены соответственно к входу первого регистра адреса и к выходам элементов ИЛИ, выходы первогои второго сумматоров по модулю два соединены соответственно с входами третьего сумматора по модулю два, другие входы элементов ИЛИ, входы первого регистра адреса являются соответственно информационным и первым адресным входом устройства, первый и второй входы элемента И подключены соответственно к выходу третьего сумматора по модулю два и к выходу элемента НЕ, вход которого соединен с первыми входами элементов

И первой группы и является первым.. управляющим входом устройства, выходы элементов И первой группы соединены с одним из входов счетчика, другой вход которого подключен к выходу элемента И, о т л и ч а ю щ е е с я тем, что, с целью повьппения надежности устройства, в него введены второй регистр адреса, первый и второй дешифраторы, первый и второй коммутаторы, регистры контрольной информации, вторая и третья группы элементов И, первая и вторая группы элементов И-НЕ, причем входы второго регистра адреса являются вторым адресным входом устройства, а выходы соединены с входами первого дешифратора, выходы которого соединены с первыми входами первого и второго ком12772

Составитель В. Рудаков

Техред Л, Кравчук Корректор А. Обручар

Редактор М. Товтин

Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 6687/48

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

3 мутаторов, второй вход первого коммутатора соединен с информационным входом устройства, третий вход — с адресным входом у=тройства, четвертый вход первого коммутатора соединен с выходом счетчика, пятый вход— с выходом выходного регистра числа, выходы первого коммутатора соединены с входами регистров контрольной информации, выходы которых соедине- 10 ны с входами группы второго коммутатора, второй и третий входы второго коммутатора соединены с первым и вторым выходами второго дешифратора, один из выходов второго коммутатора

75 ь соединен с вторыми входами элементов И первой группы, другие выходыс входами элементов И-НЕ групп, выходы которых являются одними из выходов устройства, третий выход второго дешифратора соединен с первыми входами элементов И второй группы, вторые входы которых соединены с выходом счетчика, а выходы являются другими выходами устройства,. входы второго дешифратора соединены с выходами элементов И третьей группы, одни входы которых подключены к выходу счетчика,а другие входы являются вторым управляющим входом устройства.