Устройство для решения краевых задач

 

Изобретение относится к цифровой вьтчислительной технике и может быть использовано как узловой элемент цифровой сетки при разработке специализированных процессоров для решения краевых задач. Цель изобретения - повышение быстродействия устройства . Поставленная цель достигается тем, что устройство содержит группу регистров, группу сдвигающих регистров , шесть элементов ИЛИ, шесть групп элементов И, три сумматора, четыре сдвигающих регистра, регистр, элемент НЕ, блок синхронизации, элемент И, блок проверки окончания итерационного процесса. 2 ил. б со 4 СЛ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„Я0„„1317451

А1 д1) 4 G 06 F 15/32.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3973228/24-24, 22) 10.11.85 (46) 15.06.87. Бюл. У 22 (71) Одесский технологический институт холодильной промьппленности и

Одесский институт инженеров морского флота (72) И. Д. Коноплев и Л. А. Волощук (53) 681.3(088.8) (56) Авторское свидетельство СССР

У 739542, кл. G 06 F 15/32, 1977.

Авторское свидетельство СССР

У 1246111, кл. G 06 F 15/32, 1985. (54) УСТРОЙСТВО ДЛЯ РЕИЕНИЯ КРАЕВЫХ

ЗАДАЧ (57) Изобретение относится к цифровой вычислительной технике и может быть использовано как узловой элемент цифровой сетки при разработке специализированных процессоров для решения краевых задач. Цель изобретения — повьппение быстродействия устройства. Лоставленная цель достигается тем, что устройство содержит группу регистров, группу сдвигающих регистров, шесть элементов ИЛИ, шесть групп элементов И, три сумматора, четыре сдвигающих регистра, регистр, элемент НЕ, блок синхронизации, элемент И, блок проверки окончания итерационного процесса. 2 ил.

1317451

Изобретение относится к цифровой вычислительной технике и может быть использовано как узловой элемент цифровой сетки при разработке специализированных процессоров для решения краЕвых задач математической физики.

Целью изобретения является повышение быстродействия устройства.

На фиг. 1 схематически показано устройство; на фиг. 2 — временная диаграмма его работы.

Устройство содержит группу регистров 1„ -1, группу сдвигаюпдх регистров 2„ -2, с первого по шестой элементы ИЛЙ 31-3, первую группу эле4 4 4, aTopyv группу элементов Й 5, 5, 5, третью группу элементов Й 6„, 6, 6, четвертую группу элементов И 7„, 7, 79, пятую группу элементов И 8,, 8, 8, шестую группу элементов И 9,, 9,, 9>, с первого по третий сумматоры 10-12,с первого по четвертый сдвигаюшие регистры 13-16, регистр 17, элемент HE 18, блок 19 синхронизации, с первого по восьмой выходы 19„-198 блока синхронизации, элемент Й 20, блок 21 проверки окончания итерационного процесса, выход 22 признака окончания итерационного.процесса устройства., входы 23 узловых значений функции, входы 24 коэффициентов аппроксимации, вход ?5 свободного члена аппроксимации, выход

26 устройства., Устройство предназначено для решения краевых задач вида макс

0(Uщ1„

0(U 1,„„(1; — 1(F (I

rn,n,í

Устройство- обеспечивает решение одного уравнения системы, для чего использует и известные значения коэффициентов Ь; — 1/2, 1/4 либо I/8 и свободного члена Г „ „, а также ! п,п,н значения искомой функции U;I, полу(1) 45 чаемые в соседних узловых элементах.

Лриближенное значение !! „ „ опре-! деляется по формуле

+ (1х, — ) +(о (х„, х, х,,7)=

d с!" т х х

d т

d (3) (4) Um,n — Um, n (9), 0,5 — j и;

m,!! макс — (лх, ) + — (Лх,— ) + с d T d d T (х1 гх гхоз гх2

z(sÄ;) = (т (s 7) — т„(Бк7) т = f(x19 х х ) при %Ho„(6) Для решения уравнения (1) — (6) преобразуются к системе уравнений вида где i = 1, 2, 3;

1=1,2,; п — момент времени, для которого производится расчет U« !

Индекс m указывает на масштабное представление индексированных переменных, которые всегда сводятся к следуюшим численным интервалам . и заведомо представлены в дополнительном коде„

Максимально возможная относитель-. ная погрешность, обусловленная заменой формулы (7) на формулу (8) определяется

1317451 где с — заданная точность решения задачи.

Решение системы уравнений выполняется методом итераций. При этом устройство использует на 1 итера-,- 5 ции значения U., определенные в (1(33,Í (1 — 1)-ом приблййении.

Условие окончания итерационного процесса, обеспечивающего вычисление

0, имеет вид

tn,ll,Í

l(U„„„) — (U „„);, I (K, (10) с ср", то

МапКС если

I (1 (k)

l3 „-u .1 задача реп ела; л) если 1, I 3 35

tl1, fl 33@КС го переход к и. 6.

6. Определение Е „ = Р „д „ + (43

, >(Ь,.„- 1/ã )U",. .

7, Определение U " по формуле (8)

ill, n при значении F „и подход к п. 4.

Последовательность действий, про- 45 водимых в устройстве, заключается в следующем.

Производится сдвиг значений Б; в соответствии со значениями коэффициентов Ъ;„ на 1, 2 либо 3 разряда.

В течение первых четырех микротактов работы устройства четыре младших разряда каждого из значений U;, поступающих из соседних узловых элементов, накапливаются в регистрах 2,после чего в соответствии с кодами коэффициентов Ъ;(, (1/2 — 001, 1/4 — 010, 1/8 — 100), находящимися в регистрах где. Š— задаваемая абсолютная погр еш- 15 ность результата.

Когда возникает необходимость получения результата с повьппенной точностью, алгоритм решения задачи (7), реализующий формулу (8), включает следующие этапы.

-, (о(1. Определение значения 1( по формуле (8).

2. Уточнение значения F(„ = F» +

+ 2 (W — 1/23 )11 (о " и м "3 25

31с 1k

k (1(3. Определение значения 11 „ по формуле (8) при значении Г " „

4. Определение относительной погрешности. 30

5. Выбор направления вычислений: а) 1, на входы сумматора 11 поступают младшие разряды произведений U „ Ь; и свободного члена. На выходе сумматора единиц формируется первая разрядная сумма.

Производится суммирование шести произведений Ъ;„ U;„ и свободного члена F поразрядно в течение m + 4 микротактов работы, где m разрядность двоичных опероидов. Каждый из. тактов определяет следующую совокупность микроопераций.

Кроме того, производятся суммирование очередной разрядной суммы с накопленным результатом на регистре

15, а также запись получаемого очередного младшего разряда со сдвигом полученных ранее разрядов в регистр

13.

Так как О с (U;„„„);,< 1, 04 сЬ; „ „с 1, то и их произведение нахо» дится в интервале

Максимально возможное значение, получающееся при суммировании шести значений Ь;„„1(;„„„, может быть равно 6. Следовательно, помимо m разрядов для дробной части числа результат должен быть дополнен тремя двоичными разрядами, а также, учитывая использование дополнительного кода при суммировании с . U 1с „ „ Ъ;, „ и F Ä Ä, одним знаковым разрядом.

Для представления одинаковым образом слагаемых код F дополнен тремя разрядами целой части, в которых записаны те же коэффициенты, что и в зна-, ковом разряде..

Производится анализ полученного результата с учетом того фактора, что искомое значение О - U „ „< 1, Если на j-ov. итерации значение (П ) выйдет за укаэанный интервал, Ь,д,н то заранее известно, что оно не является искомым. Поэтому проверка условия (10) выполняется в следующей последовательности.

Если (V„ ); с 0, то условие (10) не выполнено и (11 „ „);, присваива-! и" ется значение О, Если (U „„); z 1, то условие (10) также не выполнено и (U „ „ );. присваивается значение 1 — 2", где m— количество разрядов, выбранных для представления П„ „ „ в двоичной системе счисления.

1317451

Если (11 „ ) (l, то определяется выполнение условия (10) которое предполагает получение результата (U „„) — (U„„), . Г ри этом—

-(U ) представляется в дополIn,и,н 1-" нительном коде как отрицательное число с помощью элемента НЕ 18. Кроме того, выполнение условия (10) предполагает анализ полученного результата. Результат суммы при {U „ „); (U ), равен 0 во всех разрядах, при П „„ ). v (U „ „ );, на величину равен 0 в разрядах, задаваемых, при (U„...„); с ( на величину Я равен 1 во всех разрядах, з адан аемых Е.

Значения знакового разряда и трех двоичных разрядов целой части формируются в (4 + m + 4) такте работы на

)Q выходе сумматора 12 и по управляющему сигналу (19-4) фиксируются в регистре

l7, где сохраняются на протяжении следующей итерации, Выражение (1 „ „ ); — (13 „„);, формулируется на сумматоре 10, причем значение (U „ „)„ поступает, начиная с младших разрядов по мере их формирования, на выход сумматора 12, а значение (U„ „ ) ., — с выхода ре,,я гистра.lб, задержанное на четыре такта, Элемент НЕ 18 формирует обратный код значения — (U,, );, Блок синхронизации 19 обеспечивает необходимую временную диаграмму работы устройства, представленную на фиг. 2.

Формула изобретения

Устройство для решения краевых задач, содержащее первый и второй сумматоры, первый сдвигающий регистр, блок проверки окончания итерационного процесса и блок синхронизации, выход переноса первого сдвигающего регистра подключен к первому информационному входу блока проверки окончания итерационного процесса, выход признака окончания итерационного

50 процесса блока проверки окончания итерационного процесса подключен к входу останова блока синхронизации, информационный выход первого сумматора подключен к второму информаци55 онному входу блока проверки окончания итерационного процесса, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия устройства, н него введены группа из m регистров (m — порядок аппроксимирующей системы уравнений), группа из m сдвигающих регистрон, m элементов

ИЛИ, ш групп по три элемента И, второй, третий и четвертый сдвигающие регистры, элемент И, элемент НЕ, регистр, третий сумматор, причем i-й информационный вход (i = 1, m) узловых значений функций устройства подключен к информационному входу младmего разряда i-ro сдвигающего регистра группы, -й информационный вход коэффициентов аппроксимации устройства подключен к информационному входу i-ro регистра группы, выход переноса второго сдвигающего регистра подключен к первому информационному входу второго сумматора, объединен через монтажное ИЛИ с информационным входом свободных членов аппроксимации устройства и подключен к информационному входу младшего разряда второго сдвигающего регистра, вход запуска устройства подключен к входу запуска блока синхронизации и к входам установки н "0" первого сдвигающего регистра и регистра, первый, второй и третий выходы -го регистра группы подклн)чены к первым входам соответственно первого, второго и третьего элементов И i-й группы, первый, второй и третий информационные выходы 1-го сдвигающего регистра группы подключены к вторым входам соответственно первого, второго и третьего элементов И i-й группы, выходы первого, второго и третьего элементов

И i-й группы подключены соответственно к первому, второму и третьему входу i-го элемента ИЛИ, выходы элементов ИЛИ с первого по m-й подключены соответственно к информационным входам с второго по (m+1)-й второго сумматора, информационный выход второго сумматора подключен к первому информационному входу третьего сумматора, первый информационный выход которого подключен к первому информационному входу регистра и к информационному входу третьего сднигающего регистра, второй информационный выход третьего сумматора подключен к второму информационному входу регистра и к пернсму входу элемента И, выходы первого, второго и третьего разрядов третьего сдвигающего регистра подключены соответственно к

1317451 второму, третьему и четвертому информационным входам третьего сумматора, выходы с первого по четвертый регистра подключены соответственно к информационным входам с третьего 5 по шестой блока проверки окончания итерационного процесса, информационный выход которого подключен к выходу результата устройства, выход элемента И подключен к информационному входу младшего разряда четвертого сдвигающего регистра и к первому информационному входу первого сумматора, выход переноса первого сдвигающего регистра подключен к информацион15 ному входу младшего разряда четвертого сдвигающего регистра, выход переноса которого подключен к входу элемента НЕ, вьгход которого подключен к второму информационному входу пер- 2О вого сумматора, первый выход блока синхронизации подключен к входам за— писи регистров группы и второго сдвигающего регистра, второй выход блока синхронизации подключен к входам последовательной записи сдвигающих регистров группы, первого и четвертого сдвигающих регистров и к тактовому входу блока проверки окончания итерационного процесса, третий выход блока синхронизации подключен к входу последовательной записи второго и третьего сдвигающих регистров, четвертый и пятый выходы блока синхронизации подключвны соответственно к входу записи регистра и к второму входу элемента И, шестой и седьмой выходы блока синхронизации подключены соответственно к входу задания точности и стробирующему входу блока проверки окончания итерационного процесса, восьмой выход блока синхронизации подключен к входу установки в

"0" третьего сдвигающего регистра и к входу сброса блока проверки окончания итерационного процесса.

1317451

Составитель В. Смирнов

Редактор Н, Горват Техред В.Кадар Корректор Л, Пилипенко

Заказ 2425/44

Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 1 3035 у Москва Ж35 у Раушская наб д 4/5

Производственно-полиграЛическое предприятие, г. Ужгород, ул. Проектная, 4