Адресный формирователь на кмдп-транзисторах

 

Изобретение относится к вычислительной технике и может быть использовано в запоминающих, устройствах на КМДП-транзисторах для запоми-г нания адресных сигналов и формирования сигналов, поступающих на дешифраторы запоминающего устройства. Цель - повьппение надежности и быстродействия адресного формирователя. Адресный формирователь на КМДП-транзисторах содержит информационный и тактовый входы, первый и второй выходы , шину питания, общую шину, первый и второй транзисторы обратной связи пи р-,типа соответственно | первый и второй инверторы,, первый и второй двухвходовые логические элементы И-НЕ с соответствующими связями и дополнительно содержит, первый к, второй инвертирующие транзисторы п-типа и первый и второй инвертирующие транзисторы р-типа с соответствующими связями. 1 ил. Ю

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

09) (11) (51)4 С 11 С 7/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР по елА изот Ретений v ompbmO

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3947050/24-24 (22) 26.08.85 (46) 30.12.86. Бюл. У 48 (72) В.В.Баранов, Ю.М.Герасимов, Н.Г.Григорьев, А.Н.Кармазинский, П.Б.Поплевин и 3.П.Савостьянов (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР

У 999103, кл. G 11 С 7/00, 1981.

Кармазинский А.Н. Синтез принципиальных схем цифровых элементов на

МДП-транзисторах. М.: Радио и связь, 1983, с. 141, рис. 3.21. (54) АДРЕСНЫЙ ФОРМИРОВАТЕЛЬ НА КМДПТРАНЗИСТОРАХ (57) Изобретение относится к вычислительной технике и может быть использовано в запоминающих, устройствах на КМДП-транзисторах для заломи-. нания адресных сигналов и формирования сигналов, поступающих на дешифраторы запоминающего устройства.

Цель — повышение надежности и быстродействия адресного формирователя.

Адресный формирователь на КМДП-транзисторах содержит информационный и тактовый входы, первый и второй выходы, шину питания, общую шину, первый и второй транзисторы обратной связи и- и р-,типа соответственно

) первый и второй инверторы, первый и второй двухвходовые логические элементы И-НЕ с соответствующими связями и дополнительно содержит первый и второй инвертирующие транзисторы З и-типа и первый и второй инвертирующие транзисторы р-типа с соответствующими связями. 1 ил.

>51 2 тирующего транзистора р-типа 26 соединен со стоком второго инвертирующего транзистора р-типа 27, исток которого соединен с шиной питания 5, а затвор — с затвором первого транзистора обратной связи 7.

Адресный формирователь работает следующим образом.

В статическом режиме на тактовом входе 2 поддерживается напряжение

11

0, а на информационном 1 может поддерживаться напряжение, соответс.твующее произвольной адресной информации ("0" либо " 1") . При этом транзистор

20 закрыт, а транзисторы 17 и 22 открыты, в результате чего на выходах

3 и 4 устанавливаются напряжения,со ответствующие "1", независимо от напряжения на информационном входе 1.

В результате транзисторы обратной связи оказываются закрытыми, а вторые инвертирующие транзисторы 25 и

27 — открытыми.

В активном режиме на информационном входе 1 устанавливается напряжение, соответствующее адресной информации. Предположим, что на информационный вход 1 подается напряжение

11 IT

1 . При этом на входе и выходе второго инвертора 10 формируется напряжение "0" и "1" соответственно, В результате после подачи на тактовый вход 2 напряжения "1" на выходе

4 формирователя формируется напря11 11 жение 0 (напряжение на выходе 3 остается равным "1"). При этом переключается первый инвертор 9, на выходе которого формируется напря11 11 жение 1, что приводит к отпиранию транзистора обратной связи 7 и з апиранию инв ер тирующе г о транзистора

2 7 . Это позволяет запомнить адресный сигнал " 1 " . Последующее инвертир ов ание адресного сиг нала, т . е .

11 11 подача 0 на вход 1, не изменяет напряжения на входе инверт ора 1 0 так как закрыт инвер тир ующий транзи с тор 2 7 и открыт тр ан зистор обратн ой связи 7 . Аналогично осуще ствляется прием и запоминание адресной информации, соответствующей " 011 . В этом случае после подачи тактового сигнала н а выходе 3 формируется нан пряжение 0, отпирается транзистор обратной связи 8 и запирается инвертирующий транзистор 25.

Изобретение относится к вычислительной технике н может быть использовано в запоминающих устройствах на КИДП транзисторах для запоминания адресных сигналов и формирования сигналов, поступающих на дешифраторы запоминающего устройства.

Цель изобретения — повышение надежности и быстродействия адресного формирователя.

После подачи тактового сигнала обеспечивается блокировка информационного входа от внутренних элементов формирователя с помощью выходных сигналов формирователя.

На чертеже дана схема предлагаемого адресного формирователя.

Устройство содержит информационный 1 и тактовый 2 входы„ первый 3 и второй 4 выходы, шину питания 5 и общую шину 6, первый транзистор 7 обратной связи и-типа и второй транзистор 8 обратной связи р-типа, пер- вый 9 и второй 10 инверторы1 в л 25 ненные по типовой схеме на транзисторах 11-14, первый 15 и второй 16 двухвходовые элементы И-НЕ, выполненные по типовой схеме на транзисторах 17-23, первый и второй инвертирующие транзисторы и-типа 24 и 25 соответственно, первый 26 и второй

27 инвертирующие транзисторы р-типа, причем истоки первого 7 и второго 8 транзисторов обратной связи соедине" ны с общеи шинои 6 и шиной питания

5 соответственно, затворы — с выходом первого инвертора 9, выходом первого элемента И-HE 15 и входом второго инвертора 10., выход которого

40 соединен с первым входом второго элемента И-HE 16, второй вход которого объединен с вторым входом первого элемента И-HE и является тактовым входом 2, выходы первого 15 и второ45 го 16 элементов И-НЕ являются первым

3 и вторым 4 выходами формирователя соответственно, затворы первых инвертирующих транзисторов 24 и 26 соединены с информационным входом 1

50 стоки — объединены и соединены со стоками транзисторов обратной связи

7 и 8, исток первого инвертирующего транзистора и-типа 24 соединен со стоком второго инвертирующего транзистора и-типа 25, исток которого

55 соединен с общей шиной 6, а затворс затвором второго транзистора обратной связи 8, исток первого инверВ режиме восстановления на тактовый вход 2 подается напряжение "0"

1280451 вателя, выходы первого и второго двухвходовых элементов И-НЕ являются первым и вторым выходами адресного формирователя соответственно, о тФормула изобретения 5 л и ч а ю шийся тем, что, с целью повышения надежности и быстродействия адресного формирователя, в него введены первый и второй инвертирующие транзисторы и-типа и первый и второй инвертирующие транзисторы р-типа, причем затворы первых инвертирующих транзисторов соединены с информационным входом, стоки — объединены и соединены со стоками транзисторов обратной связи, исток первого инвертирующего транзистора и-типа соединен со стоком второго инвертирующего транзистора п-типа, исток которого соединен с общей шиной, а затвор — с затвором второго транзистора обратной связи, исток инвертирующего транзистора р-типа соединен со стоком второго инвертирующего транзистора р-типа, исток которого соединен с шиной питания, а затвор — с затвором первого транзистора обратной связи. и на выходах 3 и 4 формирователя

l l I I устанавливаются напряжения 1, соответствующие статическому режиму.

Адресный формирователв на КМДПтранзисторах, содержащий первый и второй транзисторы обратной связи

tl и р-типов соответственно, первый и второй инверторы, первый и второй двухвходовые элементы И-НЕ, причем, истоки первого и второго транзисторов обратной связи соединены с общей шиной и шиной питания соответственно, затворы — с выходом первого инвертора и выходом первого двухвходового элементаИ-HE соответственно,стоки — объединены и соединены с первым входом первого двухвходового элемента И-НЕ и входом второго инвертора, выход которого соединен с первым входом второго двухвходового элемента И-НЕ, второй вход которого объединен с вторым входом первого двухвходового элемента И-НЕ и является тактовым входом адресного формироСоставитель В. Гордонова

Техред В. Кадар Корректор А. Обручар

Редактор Т.Митейко

Заказ 7057/46

Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35,. Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная,4