Устройство выборки для запоминающих устройств на мдп- транзисторах

 

О П И С А Н И Е --ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 t

Союз Советских

Социалистических

Респубпик (11) 59 1960 (6l) Дополнительное к авт, саид-ву (22) Заявлено 150376(21) 2327013/18-2l с присоединением заявки Ph (23) Приоритет (43) Опублттковано 050278, Бюллетень И 5 (45) Дата опубликования описания 1801.78 (5!) М. Кл.

G 1l С 11/34

Гацйратааааи3 ааватат

Сааата Манаатраа ОСЬР аа дааав ааааратаааа а атарытвт (5З) УДК 621 . 374 (088. 8) (72) Авторы изобретения А. и. сирота, !0. В. таякин, А. и. копытов и Ю. В. Прокофьев (7а) Заявитель (54 ) УСТРОЙСТВО ВЫБОРКИ ДЛЯ ЭАПОМИИАОЯИХ УСТРОЙСТВ

HA ИДП-ТРАНЗИСТОРАХ

Изобретение относится к импульсной технике, может быть использовано в цифровой вычислительной технике.

Известно устройство выборки для запоминающих устройств на МДП-транзисторах, содержащее дешифратор адресных сигналов, выходы которого соединены с затворами транзисторов матрицы ячеек и =o стоками разрядных транзисторов, причем затворы этих транзисторов под- 10 ключены к первой шине тактовых импульсов, а истоки. — к общей шине блока возбуждения (1 J..

Это устройство малонадежно.

Цель изобретения — повышение надеж- i5 алости устройства.

Эта цель достигается тем, что в устройство выборки для запоминакнлих устройств на ИДП-транзисторах, содержащее дешифратор адресных сигналов, выхо.аО ды которого соединены с затворами транзисторов матрицы ячеек памяти и со стрками разрядных транзисторов, причем затворы этих транзисторов подключены . к первой шине тактовых импульсов, а источки — к общей шине, а также блоки возбуждения, введен инвертор, выход которого соединен с общим входом дешифратора адресных сигналов, а вход подключен к первой шине тактовых юмпульсов, каждая шина адресного сигнала соединена со стоком первого транзистора первого блока возбуждения, затвор которого подключен ко второй шине тактовых импульсов, а исток соединен е затвором второго транзистора первог . блока возбуждения, исток которого подключен к третьей шине тактовых импульсов, а стоки соединены с затворами соответствующих транзисторов дешифратора адресных сигналов. Между стоком и затвором второго транзистора включен конденсатор; каждая шина адресного сигнала соединена с затвором первого транзистора второго блока возбуждения, исток которого подключен ко второй шине тактовых импульсов, а сток соединен с истоком второго транзистора, второго блока возбуждения, затвор и сток которого подключен ко второй шине тактовых импуль<.ов, и с затвором третьего транзистора второго блока возбуждения, сток которого соединен с затворами соответствующих транзисторов дешифратора адресных сигналов, а исток подключен к третьей шине тактовых импульсов. 11ежду истоком и затвором третьего транзистора второго блока возбуждения включен управляемый конденсатор, истоки за591960

После окончания действия тактового импульса на шине 40 но время действия тактового импульса на шине 42 на выходе иннертора 10 устанавливается высокий уровень напряжения, который передается по выбранному пути проводимости на один иэ входов матрицы ячеек памяти. В матрице происходит выбор записанной информации. Выходная информация матрицы передается по выбранным путям проводимости на выходы выходного дешифратора. рядных транзисторов матрицы ячеек памяти подключены к выходным шинам, затворы упомянутых транзисторов соединены с первой шиной тактовых импульсов, а стоки — с шиной питания. ;1

На чертеже показана схема устройства выборки для матрицы на четыре входа и четыре выхода (16 бит).

Устройство состоит иэ блока возбуждения 1 на транзисторах 2, 3 и кон- 0 денсаторе 4, блока возбуждения 5 на транзисторах 6-8 и управляемом конденсаторе 9, инвертора 10, дешкфратора на транзисторах 11-16, матрицы ячеек памяти на транзисторах 17-22, разряд- у5 ных транзисторов 23-26, зарядных транзисторов 27-30, выходного дешифратора на транзисторах 31-34, адресных входов 35-37, выходов 38, 39, шин 40 °

42 тактовых импульсов, шины 43 пита- 20 ния.

Работает устройство выборки следующим образом. Во время действия тактоного импульса на шине 41 транзистор 2, открынаясь, пропускает информацию на затвор транзистора 3. Одновременно через транзистор 6 заряжается переключаемый конденсатор 9, транзистор 8 открывается, передавая низкий уровень напряжения с блока 5 на затворы транзисторов 15 и 13. Если на адресный вход 37 подается высокий уровень напряжения, конденсатор 4 заряжается через открытые транзисторы 2 и 3 на шину 42 тактовых импульсов, 35 имеющую в зто время низкий уровень напряжения. После окончания действия тактового импульса на шине 41 и до начала действия тактового импульса на шине 42 переключаемый конденсатор 40

9 разряжается через транзистор 7. Во время действия тактового импульса на шине 42 тактовый импульс передается на выход блока нозбуждения 1 через открытый транзистор 3, и на выходе блока возбуждения 5 остается низкий уровень напряжения.

Если во время действия тактового импульса на шине 41 тактовых импульсов на адресном вх >де 37 устанавлива5(1 ется низкий уровень н спряжения, конденсатор 4 разряжается. Во время действия тактовых импульсон,на шине 42 тактовых импульсов на выходе блока возбуждения 1 остается низкий уровень напряжения, а на выход блока 5 через открытыи транзистор 8 передается тактовый импульс. Конденсаторы 4 и 9 положительной обратной связи служат для более полной передачи напряжения тактовых импульсов, поданных на шину 42 тактовых импульсов, и повыше»ия »аrðóэочной способности блоков нозбуждения, так как напряжение. заряженного конденсатора положительной обратной связй складывается на затворе с напря- 65 жением стока транзистора, увеличивая эффективность открынания его во время действия тактовых импульсов. Емкость управляемого конденсатора 9 в разряженном состоянии минимальна, и поэтому вс время действия тактовых импульсов их »апряжение на затвор транзистора 8 не передается.

Аналогично работают и остальные блоки возбуждения 5 и 1.

Следовательно, информация, подаваемая на адресные входы 35-37 схемы выборки но время действия тактовых импульсов на шине 42 тактовых импульсов, передается в прямом виде на выходы блоков возбуждения 1 и в инверсном виде на выходы блоков возбуждения 5. В промежутках времени между соседними тактовыми импульсами, подаваемыми на шину 42 тактовых импульсов, выходы блоков возбуждения 1 и 5 имеют низкий уровень напряжения.

Во время действия тактового импульса, поданного на шину 40, устройство выборки подготавливается к рабсте. На выходе инвертора 10, т.е. на общем входе дешифратора, устанавливается низкий уровень напряжения.

Внутренние емкости дешифратора, ем<ости выходов дешифратора, в том числе и выбранного, разряжаются через выходное сопротивление инвертора 10 и через открытые разрядные транзисторы 23-26, так как на адресных входах дешифратора находится информация, получаемая с блоков возбуждения 1 и

5 во время действия тактового импульса на шине 42. Одновременно через открытые зарядные транзисторы 27-30 с шийы 43 питания заряжаются емкости выходов матрицы ячеек памяти и по цепям проводимости — выходы выходного дешифратора, так как на адресных входах выходного дешифратора находится информация с блоков 5 и 1.

В интервале между тактовыми импульсами на шине 42. на затворы транзисторов дешифратора подается низкий уровень напряжения, и информация, переданная »а выходы устройства выборки, сохраняется на выходной емкости этих выходов

591960

ИПИ Заказ 604/46 аж 717 Подписное

Формула изобретения

Устройство выборки для запоминающих устройств на МДП-транзисторах, содержащее дешифратор адресных сигналов, выходы которого .соединены с затворами транзисторов матрицы ячеек памяти и со стоками разрядных транзисторов, причем затворы разрядных транзисторов подключены к первой шине тактовых импульсов, а истоки к общей шине, а также блоки возбуждения, о т л и ч а ю щ е е с я тем, что, с целью повышения его надежности, введен инвертор, выход которого соединен с общим входом дешифратора адресных сигналов, а вход подключен к первой шине тактовых импульсов, шина адресного сигнала соединена со стоком первого транзистора первого блока возбуждения, затвор упомянутого транзистора подключен ко второй шине тактовых импульсов, а исток соединен с затвором второго транзистора первого блока возбуждения, исток которого подключен к третьей шине тактовых импульсов, а сток соединен с затворами соответствующих транзисторов дешифраropa адресных сигналов, при этом между стоком и затвором второго транзистора включен конденсатор, кроме того, шина адресного сигнала соединена с затвором первого транзистора второго блока возбуждения, исток которого подключен ко второй шине тактовых импульсов, а сток соединен с истоком второго транзистора второго блока возбуждения, затвор и сток которого подключены ко второй шине тактовых импульсов, и с затвором третьего транзистора второго блока возбуждения, сток которого соединен с затворами соответствующих транзисторов дешифратора адресных сигналов, а исток подключен к третьей шине тактовых импульсов, прн этом между истоком и затвором третьего транзистора второго блока возбуждения включен управляемый конденсатор, истоки зарядных транзисторов матрицы ячеек памяти подключены к выходным шинам, затворы упомянутых транзисторов соединены с первой шиной тактовых импульсов, а стоки — с шиной питания.

Источники информации, принятые во внимание при экспертизе:

1. Патент США Р 3704454, кл. 340-173, 1973.

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4