Устройство для контроля памяти

 

Изобретение относится к области вычислительной техники и может быть использовано для контроля и диагностики полупроводниковой оперативной памяти микро-ЭВМ. Целью изобретения является повышение быстродействия и надежности устройства. Устройство содержит счетчики, блок постоянной памяти, дешифраторы, регистры , арифметическо-логические блоки, коммутатор, мультиплексор, генератор, пульт управления, триггеры , формирователи, индикаторы, блок сравнения, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы НЕ, элементы И, И-НЕ, ИЛИ, блок оперативной памяти. 2 ил.. (Л

СОЮЗ СОВЕТСКИХ

РЕСПУБЛИК (1% (111

А1 (бР4 С 11 С 29 00

l .с

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPCMOMV СВИДЕТЕЛЬСТВУ

БХ .:3 с.

Ф»

° °

В»

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3601857/24-24 (22) 06.06.83 (46) 30.12,86. Бюл. сс 48 (71) Рижское ордена Ленина производственное объединение ВЭФ им.В.И.Ленина (72) А.А.Гаврилов и .В.А.Гаврилов (53) 681.327.6(088.8) (56) Авторское свидетельство СССР сс 991516, кл. G 11 С 29/00, 1982.

Данилин Н.Н., Попель Л.М. Установка функционального контроля БИС

ОЗУ "Элекон-Ф-ЗУ". — Электронная промышленность, 1977, вып. 2, с. 2024 (прототип). (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ (57) Изобретение относится к области вычислительной техники и может быть использовано для контроля и диагностики полупроводниковой оперативной памяти микро-3ВМ. Целью изобретения является повышение быстродействия и надежности устройства.

Устройство содержит счетчики, блок постоянной памяти, дешифраторы, регистры, арифметическо-логические блоки, коммутатор, мультиплексор, генератор, пульт управления, триггеры, формирователи, индикаторы, блок сравнения, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы НЕ, элементы И, И-НЕ, ИЛИ, блок оперативной памяти. 2 ил.

1 12804S9 2

Изобретение относится к вычислительной технике и может быть использовано для контроля и диагностики полупроводниковой оператиыной памяти микро-ЭВМ. 5

Известно устройство для контроля полупроводниковой оперативной памяти, содержащее блок управления, три счетчика, три триггера, программируемый делитель частоты, дешифратор, 10 два блока вентилей, два сумматора по модулю два, компаратор ошибок и блок индикации.

Известное устройство характеризуется невозможностью проверки.ОЗУ ЭВМ на уровне системы и недостаточной универсальностью, поскольку устройство не может обеспечить надежный контроль БИС ОЗУ различных типов.

Наиболее близким к предлагаемому 20 по технической сущности и достигаемому эффекту является устройство для контроля памяти, содержащее первый, второй, третий и четвертый счетчики, блоки постоянной и опера25 тивной памяти, первый и второй регистры, арифметическо-логический блок, блок местного управления, блок управления, коммутатор, блок сравнения и блок индикации.

Недостатками данного устройства являются низкое быстродействие-вследствие контроля ОЗУ до первого сбоя и невозможности сбора информации о неисправных микросхемах памяти груп- 35 пы одновременно проверяемых микросхем, число которых соответствует разрядности проверяемого ОЗУ; недостаточная достоверность, надежность и эффективность контроля ОЗУ ЭВМ как 40 на уровне микросхем, так и на уровне системы, вследствие ограниченного„ набора генерируемых тестов; невозмож- ность надежного и достоверного контроля ОЗУ ЭВМ разрядности, отличной 45 от заданной, и контроля дополнительных разрядов для ОЗУ с контролем на . четность или с исправлением ошибок.

Целью изобретения является повы- 50 шение быстродействия и надежности устройства.

Поставленная цель достигается тем, что в устройство для контроля памяти, содержащее первый счетчик, выходы которого подключены к соответствующим входам блока постоянной памяти и одним входам блока оперативной памяти, выходы которых соединены с информационными входами второго, третьего, четвертот о счетчиков, перного и второго регистров, первый арифметическо-логический блок, первые и соответствующие вторые входы которого подключены к выходам второго и третьего счетчиков соответственно, блок местного управления, информационные выходы которого соединены с другими входами блока оперативной памяти, а соответствующие выходы— с первым и вторым входами блока управления, входы первой группы которого и информационные входы первого счетчика подключены к соответствующим выходам блока постоянной памяти, а выходы первой группы блока управления — к входам выборки второго, третьего, четвертого счетчиков, перного и второго регистров, коммутатор, первый блок индикации и блок сравнения, введены пятый, шестой, седьмой и восьмой счетчики, третий, четвертый и пятый регистры, первый, второй и третий триггеры, второй арифметическо-логический блок, группа элементов И, второй блок .индикации, первая, вторая и третья группы формирователей, причем третий и четвертый выходы блока местного управления подключены соответственно к первому управляющему входу первого счетчика и одним управляющим входам блоков оперативной и постоянной памяти, информационные входы которых соединены с одними входами, а выходы — с другими входами второго блока индикации, информационные входы пятого, шестого, седьмого и восьмого счетчиков, а также третьего и четвертого регистров объединены и подключены к соответствующим выходам блока постоянной памяти, а их управляющие входы и одни входы первого, второго и третьего триггеров соединены с соответствующими выходами второй группы блока управления, выходы третьей группы которого подключены к соответствующим входам первого и второго арифметическо-логических блоков, выходы четвертой группы— к одним входам третьей группы форми- рователей, а выходы пятой группы — к одним входам первой группы формирователей и блока сравнения, другие входы которого соединены с выходами первой группы формирователей, а выходы — с одними входами группы элементов И, выходы которой соединены

1280459

50

55 с входами пятого регистра, выходы которого соединены с входами первой группы первого блока индикации и другими входами второй группы блока управления, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой выходы которого подключены соответственно к другому входу первой группы формирователей, другим входам группы элементов И, первому и второму входам пятого регистра, второму и третьему входам перного счетчика, другим входам первой, второй и третьей групп формирователей, к одному входу первого блока индикации и другим входам первого, второго и третьего триггеров, третий и четвертый входы блока управления подключены к одним выходам второго регистра, пятый, шестой и седьмой входы — к выходам первого, второго и третьего триггеров, восьмой вход— к выходу блока сравнения, входы третьей группы — к выходам третьего и четвертого регистров, а нходы четвертой группы — к выходам переноса второго, третьего, четвертого, пятого, шестого, седьмого и восьмого счетчиков соответственно, третий выход регистра соединен с входами первого и второго арифметическо-логических блоков, выходы которых подключены к одним входам коммутатора, выходы которого подключены к одним входам второй группы формирователей, входы первой и второй групп второго арифметическо-логического блока подключены к выходам пятого и шестого счетчиков, выходы четвертого и седьмого счетчиков соединены с другими входами коммутатора и входами второй группы первого блока индикации, выходы первого регистра подключены к входам третьей группы первого блока индикации, первый и пятый выходы блока местного управления соединены с четвертым входом первого счетчика и другим объединенным управляющим входом блока постоянной памяти, четнертого и седьмого счетчиков соответственно, выходы первой и второй группы формирователей и входы/выходы третьей группы формирователей являются выходами устройства.

На фиг. 1 (g и b ) изображена схе-,, 7 ма устройства для контроля памяти; на фиг. 2 — коды команд устройства.

Устройство содержит счетчики 1-9, блок постоянной памяти (БПП) 10, дешифраторы 11 и 12, регистры 13-17, арифметическо-логические блоки 18 и

19, коммутатор 20, мультиплексор 21, генератор тактовых импульсов 22, пульт управления 23, триггеры 24-29, . формирователи 30-31, первый блок индикации, включающий группы элементов индикации 33-36, блок сравнения 37, блоки элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 38 и

39, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 40 и 4 1, элементы НЕ 42 и 43, блок элементов

И 44, элементы И 45-47, элементы

И-НЕ 48-52, элементы ИЛИ 53-56, элементы ИЛИ-НЕ 57 и 58, системную шину

59, дополнительный пульт управления 60, блок оперативной памяти (БОП)

61, второй блок индикации 62.

Блоки 23 и 60 представляют собой блок местного управления, а блоки

9, 12, 21, 22, 24-26, 38-43, 45-58— блок управления.

Основной пульт 23 управления содержит три клавиши управления: ПУСКзапуск устройства для выполнения программы тестирования или для продолжения тестирования после останова по команде программы; СБРОС вЂ” останов выполнения программы тестирования и сброс счетчика адреса микрокоманд (счетчика 1), счетчиков адреса памяти (счетчиков 4 и 7), регистра ошибок (регистра 17), триггеров условий перехода (триггерон

27-29); ПЗУ 1/2 — выбор области памяти микрокоманд (БПП 10).

Группы элементов 33-36 индикации индицируют: адрес ряда микросхем памяти (состояние счетчика 4), адрес платы памяти (состояние счетчика 7), состояние регистра ошибок (регистра

17), условия теста (состояние триггеров 27-29), состояние останова (состояние триггера 24).

К устройству может быть подключен дополнительный пульт 60 управления и индикации (блок 62), предназначенный для записи программ в БОП

61 или чтения состояния БОП 61 или

БПП 10.

Пульт 60 управления представляет ,собой 20-клавишную клавиатуру, со-, держащую цифровые и управляющие клавиши О, 1, 2, 3, 4, 5, 6, 7, 8, 9, А, В, С, D, Е, F — клавиши нвода

16-ричных цифр; ЗАПИСЬ вЂ” запись введенных четырех цифр в ОЗУ 61; ЧТЕНИЕ

ВПЕРЕД вЂ пошагов чтение содержимого памяти микрокоманд в прямом направлении; ЧТЕНИЕ НАЗАД вЂ” пошаговое чтение

5 128045 содержимого памяти микрокоманд в обратном направлении; ПЗУ/ОЗУ вЂ” выбор источника программ, Блок 62 индикации индицирует:

4-значный код вводимых данных; 2-энач- 5 ный код текущегооадреса памяти микрокоманд; выбранный источник тестовых программ.

Счетчики 2 и 5 предназначены для установки в соответствии с тестовой f0 программой адреса тестируемой ячейки проверяемых БИС ОЗУ. Счетчики 3 и 6 предназначены для установки относительного адреса фоновых ячеек, Действительный адрес фоновых ячеек форми- f5 руется при этом путем операции в АЛБ

18 и 19 над содержимым счетчиков 2 и 3, 5 и 6. Для обращения к тестируемой ячейке при таком использовании счетчиков содержимое счетчиков 2 и 5 20 передается на выходы АЛБ 18 и 19 без изменения путем установки на управляющих входах АЛБ 18 и 19 кода

Таким образом АЛБ 18 и 19 используются для вычисления текущего 25 адреса соответственно строк и столбцов тестируемых БИС ОЗУ.

Счетчики 4 и 7 предназначены для установки на программе соответственно адреса ряда памяти на плате и ад- 30 реса платы памяти.

Коммутатор 20 предназначен для подключения адресных линий с выходов

АЛБ 18 и 19 и счетчиков 4 и 7 с помощью перемычек на входы группы 35 формирователей 31 в соответствии с емкостью тестируемых БИС ОЗУ, числом рядов микросхем памяти на плате и числом плат памяти, установленных на системной шине 59 и подлежащих тес- 40 тированию, Так, например, для тестирования ОЗУ ЭВМ емкостью 64 К байт, реализованного на одной плате и на микросхемах емкостью 16 К бит, по семь линий адреса (для адресации к 16 K ячейкам микросхем) снимаются с АЛБ 18 и АЛБ 19, а две линии адреса (для адресации к четырем рядам микросхем) — со счетчика 47. Для тестирования ОЗУ ЭВМ емкостью 1 M байт, реализованного на четырех платах, каждая из которых имеет емкость

256 К байт и выполнена на микросхемах емкостью 64 К бит, по восемь адресных линий (для адресации к 64 К ячейкам микросхем) снимаются с АЛБ

18.и АЛБ 19, две линии адреса (для адресации к четырем рядам микросхем на плате) — со счетчика 4 и две ли9 6 нии (для адресации к платам памяти)— со счетчика 7.

Инвертирование кода адреса тестируемых ячеек осуществляется путем инвертирования блоком 39 кода на управляющих входах АЛБ 18 и 19 при передаче элементом И 46 "1" с триггера 29, Регистр 13 предназначен для загрузки номера теста, который индици" руется элементами индикации 35. Счетчик 8 может быть использован в каче" стве таймера.

Регистры 15 и 16 предназначены для установки соответственно младшего и старшего байта данных, Записываемые данные поступают на вход .тестируемого ОЗУ через блок 38 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, осуществляющего инвертирование или неинвертирование данных, через группу формирователей

30 и системную шину 59; Инвертирование или неинвертирование. данных определяется путем операции ИСКЛЮЧАЮЩЕЕ ИЛИ (элемент 40) над состоянием соответствующего разряда кода команды и состоянием триггера 27, Считываемая во время чтения тестируемого ОЗУ информация сравнивается блоком 37 с требуемой, снимае-, мой с выходов блока 38. Результат сравнения стробируется в блоке 44 элементов И в течение определенного числа тактов после прихода сигнала подтверждения данных с системой шины 59. Результат сравнения накапливается в регистре 17, Устройство взаимодействует с тестируемым ОЗУ через системную шину 59 и вьщает через группу формирователей.

31 20-разрядный код адреса, позволяющий адресоваться к 1 М байту памяти; вьщает и принимает через двунаправленную группу формирователей

30 16-разрядный код данных; выдает через группу формирователей 32 сигналы записи, чтения памяти и вводавывода. Устройство принимает с шины

59 сигналы подтверждения данных и запрета ОЗУ.

Направлением передачи данных через группу формирователей 30 управляет элемент 41, который в зависимости от состояния выхода элемента

51 инвертирует или неинвертирует состояние соответствующего разряда кода команды. Состояние "1" триггера 28 вызывает изменение операции обращения при обращении к фоновым

1280459

55 ячейкам тестируемого ОЗУ. С выхода элемента 41 снимается дополнительный код операции обращения к тести— руемому ОЗУ. Дешифратор 12 формирует одну из четырех команд управления ЗАПИСЬ В ПАМЯТЬ, ЧТЕНИЕ ПАМЯТИ, ЗАПИСЬ В ПОРТ ВЫВОДА, ЗАПИСЬ В ПОРТ

ВВОДА.

Имеется возможность выполнения операции чтения тестируемого ОЗУ с контролем или без контроля считываемой информации. В последнем случае

"О" в соответствующем разряде кода команды, поступающий на вход элемента И-НЕ 52, вызывает запрет стробирования результата сравнения в блоке 44. Стробирование осуществляется в течение всего времени действия сигнала подтверждения данных на шине 59.

Использование стробирования в течение всего времени чтения данных с выходов тестируемого ОЗУ позволяет обнаружить также кратковременные изменения состояния на любом выходе тестируемого ОЗУ.

Имеется возможность маскирования контроля старшего байта считываемых данных при тестировании 8-разрядных

ОЗУ в отличие от 16-разрядных, при тестировании которых маскирование снимается. Маскирование осуществляется путем поддержки в состоянии сброса старших разрядов регистра 17 при "1" в шестом разряде регистра 14, При запуске устройства включается триггер 24, разрешая работу генератора 22 и захватывая системную шину

59 путем открывания формирователей

30-32. Генератор 22 формирует постоянные тактовые импульсы, поступающие на вход элемента И 45, и двух-" фазные тактовые импульсы Ф 1 и Ф 2, По Ф 1 стробируется дешифратор 11 по Ф 2 изменяется состояние счетчика 1. В исходном состоянии триггер

26 сброшен и тактовые импульсы Ф 2 через элемент И-НЕ 50 поступают на счетный вход счетчика 1, каждый раз увеличивая его состояние на единицу.

При обнаружении дешифратором команды останова триггер 24 сбрасывается и выполнение тестовой программы может быть продолжено по команде

ПУСК с пульта 23. Команду останова целесообразно использовать для останова выполнения тестовой программы при обнаружении хотя бы одной ошибки после тестирования одного ряда микро5

35 схем с целью записи промежуточных результатов диагности и что значительно сокращает общее .время диагностики ОЗУ микро-3ВМ.

Все команды, кроме команд обращения к тестируемому ОЗУ или к портам ввода-вывода, выполняются за один цикл (такт Ф 1 плюс Ф 2). При обнаружении дешифратором 11 кода команды обращения к тестируемому ОЗУ или к порту ввода-вывода включается триггер 25, который запрещает формирование генератором 22 сигналов Ф 1 и Ф 2 и стробирует дешифратор 12, обеспечивая управляющие команды требуемой длительности. При появлении на шине

59 сигнала запрета ОЗУ триггер 25 не включается (поддерживается в состоянии сброса) и управляющие команды на шине 59 запрещаются.

Триггер 25 сбрасывается через определенное число тактов генератора

22 после прихода сигнала подтверждения с системной шины 59. Требуемое число тактов загружается в регистр 14 и заносится в счетчик 9 каждый раэ по команде обращения к тестируемому ОЗУ или порту ввода-вывода. С приходом сигнала подтверждения разрешается прохождение тактовых импульсов через элемент И 45, под действием которых счетчик 9, работающий на вычитание, начинает изменять свое состояние. При переполнении счетчика 9 триггер 24 сбрасывается.

При выполнении команды перехода требуемое условие перехода в зависимости от кода выбирается мультиплексором 21. При выполнении условия перехода (обнаружение "О") сигнал выхода мультиплексора 21 через элементы ИЛИ 53 и И-НЕ 48 поступает на вход установки в "1" триггера 26. Состояние триггера 26 меняется, разрешая прохождение через элемент 49 тактового импульса на вход загрузки счетчика 1, в который заносится адрес перехода (разряды 7, 6, ..., 01. По концу данного импульса триггер 26 возвращается в исходное состояние.

Элементы И 47 и ИЛИ 54 определяют состояние регистра 17 — обнаружение

"1" во всех разрядах регистра 17 и обнаружение хотя бы одной ошибки.

При выполнении операции инкрементирования или декрементирования состояния счетчиков дешифратор 11 дешифрирует код данной операции и вы12804

9 дает сигнал, поступающий через элементы ИЛИ 53 и И-НЕ 48 на вход уста-. новки в "1" триггера ?6. Триггер 26 включается и импульс Ф 2 с генератора 22 через элемент И-НЕ. 49 поступает на вход загрузки счетчика 1, в который загружается адрес перехода. При переполнении соответствующего счетчика сигнал переноса данного счетчика через элемент ИЛИ-НЕ 57 поступает на 10 вход установки в "0" триггера 26 и на вход элемента И-НЕ 48, запрещая прохождение сигнала с выхода элемента 53 на вход установки в "1" триггера 26. Состояние триггера 26 не из- 15 меняется и импульс Ф 2 с генератора

22 через элемент И-HE 50 поступает на счетный вход счетчика 1, изменяя его состояние на единицу. Использование совмещения операций инкремен- 20 тирования и декрементирования с операцией перехода позволяет исключить отдельные операции перехода и повысить скорость выполнения тестовых прîграмм.

При использовании в качестве источника программ БОП 61 с пульта 60, с которого осуществляется также запись тестовой программы, производится выбор БОП 61 и запрет БПП 10. 30

Управляя дополнительным входом

БПП 10, который является старшим адресом БПП 10, с пульта 23 можно осуществлять выбор между двумя наборами тестовых программ, которые могут храниться с БПП 10, Небольшой набор команд позволяет легко программировать различные алгоритмы генерирования тестов. Используется следующая. мнемоника команд. 40 .NOP — отсутствие операции.

HLT - устройство переходит в состояние останова и находится в этом состоянии до повторного запуска с пульта управления. Состояние счетчиков и регистров при этом не изменяется.

LD r (K> — (r) «- К>, загрузить байт К в регистр r (r — один из регистров или счетчиков R1 R2, С1, С2, 1., Б, Т, Р, И, D1, D2).

INR r

DCR r (К > — (r) — (r) — 1 — уменьшить на единицу содержимое счетчика

r с переходом по адресу К при отсутствии переполнения счетчика и с переходом к следующей микрокоманде при переполнении счетчика.

JMP c K>- безусловный переход по адресу К.

JD

JR (K7 — переход по адресу К при состоянии "О" триггера Т 2. При выполнении команды состояние триггера меняется на противоположное.

JA (К) — переход по адресу К при состоянии "0" триггера ТЗ. При выполнении команды состояние триггера меняется на противоположное.

JF (K> — переход по адресу К при, по крайней мере, одном нуле в регистре ошибок.

JNF (KO — переход по адресу К при нулевом состоянии регистра ошибок.

RD ХР (К) — чтение состояния фоновой ячейки тестируемого ОЗУ (или чтение порта ввода-вывода) IIo адре.су, формируемому путем операции К над содержимым счетчиков R1 и R2 и операции К над содержимым .счетчиков С1 и С2. К1 и К вЂ” соответственно младшая и старшая 4-битовые части байта К.

RD XT (К) — чтение состояния тестируемой ячейки тестируемого ОЗУ (или чтение порта ввода-вывода) по адресу, формируемому путем операции

К| над содержимым счетчиков R1 и К2 и операции К над содержимым счетчиков С1 и С2.

RDOP < K > — чтение состояния фоновой ячейки тестируемого ОЗУ (или чтение порта ввода-вывода) по адресу, формируемому путем операции К над содержимым счетчиков Ы и R2 и К над содержимым счетчиков С1 и С2, и сравнение считываемых данных с содержимым регистров D1 и D2.

RDOT <К> — чтение состояния тестируемой ячейки тестируемого ОЗУ (или порта ввода-вывода) по адресу, формируемому путем операции К над содержимым счетчиков R1 и R2 и операции К над содержимым счетчиков С1 и С2, и сравнение считываемых данных с содержимым регистров 01 и D2.

12804

RD 1Р (К> — чтение состояния фоновой ячейки тестируемого ОЗУ (или порта ввода-вывода) по адресу, формируемому путем операции К над содержанием счетчиков К1 и R2 и операции К над содержимым счетчиков

С1 и С2, и сравнение считываемых данных с инвертированным содержанием регистров D1 D2.

RDIT. (К) †чтен состояния тести- 10 руемой ячейки тестируемого ОЗУ (или порта ввода-вывода) по адресу, формируемому путем операции К над со/ держимым счетчиков К1 и R2 и операции К над содержимым счетчиков С1 !5 и С2, и сравнение считываемых данных с инвертированным содержанием регистров D1 и D2.

WR0P (К) — запись содержимого регистров 1 1, 1 2 в фоновую ячейку 20 тестируемого ОЗУ (или запись в порт ввода-вывода) по адресу, формируемому путем операции К, над содержимым счетчиков R1 и R2 и операции Кд над содержимым счетчиков С1 и С2. 25

WROT (К) — запись содержимого регистров Di и D2 в тестируемую ячейку тестируемого ЬЗУ (или в порт вводавывода) по адресу, формируемому путем операции К, над содержимым счет- З0 ,чиков К1 и К2 и операции К над содержимым счетчиков С1 и С2.

WRIP (К) — запись инвертированного содержимого регистров D1 и 02 в фоновую ячейку тестируемого ОЗУ (или в порт ввода-вывода) по адресу, формируемому путем операции К над содержимым счетчиков R1 и К2 и операции К над содержимым счетчиков

С1 и С2. 40

WRIT (K) — запись инвертированного содержимого регистров D1 и D2 в тестируемую ячейку тестируемого

ОЗУ (или в порт ввода-вывода) по адресу, формируемому путем операции

К1 над содержимым счетчиков С1и С2.

RES — сброс триггеров условий перехода и регистра ошибок.

Устройство для контроля памяти, содержащее первый счетчик, выходы

45 которого подключены к соответствующим входам блока постоянной памяти и одним входам блока оперативной памяти, выходы которых соединены с информационными входами второго, g0 третьего, четвертого счетчиков, первого и второго регистров, первый арифметическо-логический блок, первые и соответствующие вторые входы кбторого подключены к выходам второго и третьего счетчиков соответственно, блок местного управления, инфор,мационные выходы которого соединены с другими входами блока оперативной памяти, а соответствующие выходы—

Коды команд приведены на фиг. 2, Последние семь разрядов кода команд (разряды E, D, ...8) задают код операции и дешифрируются дешифратором

11. Первые восемь разрядов (разряды

6, 7, ... 0) задают загружаемые данные (для операции загрузки), адрес перехода (для бпераций инкрементирования, декрементирования и перехода) и код операции АЛУ (для команд об 9 12 ращения к тестируемому ОЗУ или к портам ввода-вывода). Вид операции

АЛУ 18 и 19 определяет четвертый разряд регистра 14 (фиг. 4). Пятый разряд регистра 14 определяет источник обращения (тестимуемое ОЗУ или порт ввода-вывода). Шестой разряд регистра 14 устанавливает маскирование контроля старшего байта считываемых данных.

Используются следующие обозначения счетчиков и регистров:

R1 — 8-разрядный счетчик адреса строк тестируемых ячеек (счетчик 2).

С1 — 8-разрядный счетчик адреса столбцов тестируемых ячеек (счетчик 5) .

R2 — 8-разрядный счетчик относительного адреса строк фоновых ячеек (счетчик 3).

С2 — 8-разрядный счетчик относительного адреса столбцов фоновых яче. ек (счетчик 6) .

L — 4-разрядный счетчик адреса рядов микросхем памяти (счетчик 4).

 — 4-разрядный счетчик адреса плат памяти (счетчик 7).

Т вЂ” 8-разрядный счетчик цикла (счетчик 8).

N — 8-разрядный регистр номера теста (регистр 13).

D1 — 8-разрядный регистр младших разрядов данных (регистр 15).

D2 — 8-разрядный регистр старших разрядов данных (регистр 16).

P — 8-разрядный регистр условий (регистр 14).

Т1, Т2, T3 — триггеры условий .перехода (триггеры 27-29).

Формула из обре те ния

1280459

50 с первым и вторым входами блока управления, входы первой группы которого и информационные входы первого счетчика подключены к соответствующим выходам блока постоянной памяти, а выходы первой группы блока управления, к входам выборки второго, третьего, четвертого счетчиков, перного и второго регистров, коммутатор, первый блок индикации и блок сравнения, о т л и ч а ю щ е е с я тем, .что, с целью повышения быстродействия и надежности устройства, в него введены пятый, шестой, седьмой и восьмой счетчики, третий, четвертый и пятый регистры, первый, второй и третий триггеры, второй арифметическо-логический блок, группа элементов

И, второй блок индикации, первая, вторая и третья группы формирователей, причем третий и четвертый выходы блока местного управления подключены соответственно к первому управляющему входу первого счетчика и одним управляющим входам блока оперативной и постоянной памяти, информационные входы которых соединены с одними входами, а выходы — с другими входами второго блока индикации, информационные входы пятого, шестого, седьмого и восьмого счетчиков, а также третьего и четвертого регистров объединены и подключены к соответствующим выходам блока постоянной памяти, а их управляющие входы и одни входы первого, второго и третьего триггеров соединены с соответствующими выходами второй группы блока управления, выходы третьей группы которого подключены к соответствующим входам первого и второго арифметическо-логических блоков, выходы четвертой группы — к одним входам третьей группы формирователей, а выходы пятой группы — к одним входам первой группы формирователей и блока сравнения, другие входы которого соединены с выходами первой группы формирователей, а выходы — с одними входами группы элементов И, выходы которой соединены с входами пятого регистра, выходы которого соединены с входами первой группы первого блока индикации и другими вхо5

14 дами второй группы блока управления, первый, второй, третий, четвертый, пя. тый, шестой, седьмой и восьмой выходы которогоподключены соответственно к другому входу первой группыформирователей,другим входам группы элементов И, первому и второму входам пятого регистра, второму и третьему входам первого счетчика, другим входам первой, второй и третьей групп формирователей, к одному входу первого блока индикации и другим входам первого, второго и третьего триггеров, третий и четвертый входы блока управления подключены к одним выходам второго регистра, пятый, шестой и седьмой входы — к выходам первого, второго и третьего триггеров, связанных с первым блоком индикатора, восьмой вход — к входу устройства, девятый выход — к управляющему входу блока сравнения, входы третьей группы — к выходам третьего и четвертого регистров, а входы четвертой группы— к выходам переноса второго, третьего, четвертого, пятого, шестого, седьмого и восьмого счетчиков соответственно, третий выход второго регистра соединен с входами первого и второго арифметическо-логических блоков, выходы которых подключены к одним входам коммутатора, выходы которого подключены к одним входам второй группы формирователей, входы первой и второй групп второго арифметическо-логического блока подключены к выходам пятого и шестого счетчиков, выходы четвертого и седьмого счетчиков соединены с другими входами коммутатора и входами второй группы первого блока индикации, выходы первого регистра подключены к входам третьей группы первого блока индикации, первый и пятый выходы блока местного управления соединены О входами сброса первого, четвертого и седьмого счетчиков соответственно, управляющим входам блока постоянной памяти соответственно, четвертого и седьмого счетчиков соответственно, выходы первой и второй группы формирователей и входы/выходы третьей группы формирователей являются выходами устройства.

1280459

S т в лэ

39

Фиг 10

1280459

FKDCBÀ98 7 654 32. 10

16-ричное

Представление

Мнемоника команд

0 О 0 0

1 0 О 0

2 0 КгК1

2 1К,К, 2 2 К2К1

2 3 К2К1

24 К1

2 К,К, 2 КгК1

2 K2%1

2 А К2К1

2 Я К2К1

3ОКК1

ХОООХХХХ

Х001ХХХХ

NOP

HLT

LD R1 <К>

LD Cl <К>

Х0100000

Х0100001

Х0100010

LD R2 <К>

LD С2 < > LD L < >

LD В < >

LD Т <К>

Х0100011

Х0100100

Х0100 I0 i

Х0 100 110

Х010100О

Х010100 1

Х010 1010

Х0101011

X0liXOO0

Х011XO01

ХО11ХО10

3 1К2К

К2К1

3 3 К2К1

3 4 К2К1

3 5 К2К1

40КК1

ХО11X011

4 l К2К1

4 2 КгК1

4 3 К2К1

4 б К2К1

5 0 К2К1

5 1 КгК1

5 2 К2К1

5 3 К2К1

5 ф К2К1

5 Э К2К1

6 1 К2К1

6 0 К2К1

6 4 К2К1

6 5 K2К

6 6 К 2К1

7 К2К1

В Кгк!

6 9КК1

6 А К2К1 б В К2К1

7 0 О 0 чное состояние

Составитель О, Исаев

Техред В.Кадар Корректор А. Обручар

Редактор Н. Горват

Заказ 7057/46

Тираж 543

Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, москва, Ж-35, Раушская наб., д. 4/5 ул. Проектная, 4

Производственно-полиграфическое предприятие, г. Ужгород, LD N

LD D1 <К>

ЕП 02 <К>

ID Р <К>

1NR 81 <К>

I NR С1 <К>

INR R2

INR С2 <К>

INR L <К>

1МК В <К>

DCR R1 <К>

DCR С1 <К>

DCR R2 <К>

DCR С2 <К >

CR L <К>

CR В <К>

ЭСК Т <К>

JNP < К>

JD <К>

JR <К>

JA <К>

JF

JNF <К >

RDXP

К ОХТ <К>

RDOP <К>

КРОТ <К>

RD 1Р

RD 1Т <К)

WROP <К>

ЖМОТ <К>

WB1P <К>

WR ЕТ <К>

REF

Х011Х100

X011X1О 1

Х100ХООО

Х10ОХОО 1

Х1О0ХО1О

Х100Х01 1

X100X100

Х100Х 101

Х100Х110

Х101Х 00

Х10 1Х0О1

Х101Х010

Xi01X011

Х10 1Х100 ,Х19 1Х10 1

Х11000ХО

Х11000Х1

Х1100100

Х1100101

Х1100110

Х110О111

Х1101ХОО

X 110 1XO 1

Х110!Х10

Х1101Х11

Х111ХХХХ

Х- безраэли

Фиг, ХХХ ХХХХХ

ХХХХХХХ Х

"7К6К5 "4 КЗК2 К1 "О

К7 Кб Кб К4 К3 Кг К1 KÎ

К7 "б К5 "4КЗ К2 К1КО

К7Кб К5 К4 КЗ К2 "1 "0

Х Х КЗ К2 К1К0

КЗК2К1К0

К7 Кб К5 К4 К3 К2 К1 "О

К7 "6 К5 "4 КЗ Кг К1 "О

К7К6 К5 К4 КЗ К2 К1 КО

Х7 Кб К5 К4 Кз К2 К1 К0

К7 Кб К5 К4 КЗ Кг К1 "0

К7 Кб К5 К4 КЗ К2 К1 КО

К7К6К5 K4Кз К2К1 К0

К7 K6 К5 К4 Кз К2 К1 К0

К7 Кб К5 К 4 КЗ К2 К1 "0 к7 х6 К5 К4 "3 к2 K1 KO

К7 Кб К5 К4 Кз К2 К1 К0

К7 Кб К5 К4 КЗ К2 К1 К0

K7К6 К5К4КЗК2K1К0

К7 К6 К5 К4 К3 К2 К1 К0

К7 "6 К5 "4 КЗКг К1 Ко

К7 К6К5 "4K3K2 К1 "0

К7 К6 К5 К4 К3 К2 К1 К0

К7 К6 К5 К4 К3 К2 К1 К0

К7 Ká К5 К4 КЗ К2 К1 "О

К7К6 К5K4КЗК2K1 Ко

К7К6 К5 К4КЗК2 К1 Ко

К7 "6К5К4 КЗКг К1 КО

K7К6 К5К4 КЗК2 К1 К0

К7К6 К5 К4К3К2 K1 KP

К7 Кб К5 К4 К3 К2 К1 КО

К7 "6 К5 К4 К3 К2К1 "0

К7 Кб К5 К4 К3 К2 К1 "О

К7 К6 К5 К4 Кз Кг К1 КО

К7 Кб K 5 К4 К3 К2 К1 К0

К7 Кб К5 К4 Кз К2 К1 КО

К7 К6 К5 К4 КЗ "2 К1 Ко

К7 К6 К5 К4 КЗ Кг К1 К0

К7 Кб К5 К4 К3 К2 К1 К0

К7 К6 К5 К4 КЗ К2 К1 КО

ХХХХХХХХ