Устройство для управления микропроцессорной системой

 

Изобретение относится к области вычислительной техники и позволяет расширить возможности микропроцессорной системы за счет увеличения адресуемого объема памяти без увеличения разрядности адреса. Логическое подключение блоков 1.1 - 1.N памяти к микропроцессору осуществляется поледовательно по мере отработки заключенных в них программ. Обращение к последнему адресу блока 1. i памяти (1 I,...,N) фиксируется первым дешифратором 4, содержимое счетчика 3 увеличивается на единицу и второй с 9 (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (И) (594 G 06 Р9 06

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ расширить возможности микропроцессорной системы за счет увеличения адресуемого объема памяти без увеличения разрядности адреса, Логическое подключение блоков 1,1 — I.N памяти к микропроцессору осуществляется последовательно по мере отработки затключенных в них программ. Обращение к последнему адресу блока 1. i памяти { = 1,...,Л) фиксируется первым

Р дешифратором 4, содержимое счетчика е

3 увеличивается на единицу и второй

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2) ) 3913686/24-24 (22) 24.06.85 (46) 15.01.87. Бюл,й 2 (» ) Харьковское научно-производственное объединение по системам автоматизированного управления (72) С.Е. Баженов, К.Г,Карнаух, В.Б.Самарский, Г.Н,Тимонькин, С.Н.Ткаченка, В.В,Топорков и Б.С.Харченко (53) 681.325(088.8) (56) Заявка ФРГ 9 3202322, кл, 0 06 F 9/22, 1983.

Циделко В.Д., Нагаец Н.В., Хохлов 10.В. и др. Проектирование микро.процессорных измерительных приборов и систем. — Киев: Техника, 1984, с.45, (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ МИКРОПРОЦЕССОРНОЙ СИСТЕМОЙ (57) Изобретение относится к области вычислительной техники и позволяет

1283760 дешифратор 5 подключает следующий блок 1, i памяти к микропроцессору.

После обращения к последнему адресу последнего блока IЛ памяти происхоИзобретение относится к автоматике и вычислительной технике и может быть использовано при построении цифровых вычислительных систем на основе микропроцессоров, 5

Цель изобретения — расширение области применения устройства.

На фиг.l представлена фукциональная схема устройства; на фиг.2 — ® временная диаграмма работы устройства.

Устройство для управления микропроцессорной системой содержит блоки I.! — I.N памяти, многорежимный буферный регистр 2, счетчик 3, первый 4 и второй 5 дешифраторы, триггер 6 индикации, элементы И 7.1

7.11 первой группы, элементы И 8,1, 8 N второй группы, первый 9 и вто рой 10 элементы И, первый 1! и вто рой 12 вход-выход устройства, адресные вход 13 и выход 14 устройства, вход 15 синхронизации машинных циклов 5 .работы устройства, вход 16 разрешения записи информации, вход 17 синхронизации устройства, вход 18 разрешения ввода информации, вход 19 пуска устройства, выходы 20 и 21 сигнализации соответственно окончания и начала пуска работы устройства, Первый вход-выход 11 устройства соединен с вторым входом-выходом 12 устройства, входами данных блоков

l.1 — I.N памяти и информационным входом многорежимного буферного регистра 2. Адресный вход 13 устройства связан с адресными входами блоK0B ° — 1,N lIBMHTH входом первогo 40 дешифратора 4 и адресным выходом 14 устройства. Вход 15 синхронизации машинных циклов устройства соединен с разрешающим входом многорежимного буферного регистра 2 и первыми входами элементов И 9 и 10. Вход 16 разрешения записи информации устройства подключен к вторым входам эледит сброс счетчика 3. К микропроцессору подключается первый блок 1 ° 1 памяти и цикл работы говторяется.

2 ил, ментов И 7.1-7.N первой группы. Вход

l7 синхронизации устройства соединен с входом синхронизации многорежимного буферного регистра 2 и третьим входом второго элемента И 10, Вход

18 разрешения ввода информации связан с вторыми входами элементов И

8,1 — H.N второй группы. Выходы блоков 1.1 — 1,1! памяти соединены с первым входом-выходом 11 устройства, Выход элемента И 9 подключен к входу установки в нуль счетчика 3, выход которого соединен с входом второго дешифратора 5. Выходы второго дешифратора 5 соединены с первыми входами соответственно элементов И

7,1-7 ° N и 8.1 — 8.1! первой и второй групп. Первый выход многорежимного буферного регистра 2 подсоединен к третьим входам элементов И 7.1

7.N первой группы. Второй выход многорежимного буферного регистра 2 подключен к третьим входам элементов И 8.1 — 8,N второй группы. Выходы. элементов. И 7,! — 7.N первой группы и выходы элементов И 8,1

8.N второй группы соединены соответственно с входами разрешения записи и считывания информации блоков 1,1

I,N памяти. {N+I)-ый выход второго дешифратора 5 связан с вторым входом элемента И 9 и нулевым входом триг- гера 6 индикации. Выход дешифратора

4 соединен с вторым входом второго элемента И 10, выход которого связан со счетным входом счетчика 3, Вход

19 пуска устройства соединен с единичным входом триггера 6 индикации, единичный выход которого подключен к выходу 2! сигнализации начала работы устройства, а нулевой — к выходу 20 окончания работы устройства.

Блоки 1.1 — I.N памяти предназначены для хранения информации, используемой для выполнения заданной программы. Многорежимный буферный ре1283760 гистр 2 служит для записи и хранения соответствующих разрядов (первого и седьмого, кодов слов состояния мик1 ропроцессора, Счетчик 3 фиксирует количество блоков памяти устройства, с которыми взаимодействует микропроцессор. Дешифратор 4 предназначен для установления факта обрашения микропроцессора к последней ячейке адресуемого блока памяти. Дешифратор

5 — для определения номера адресуемого микропроцессором блока l,i памяти, Элементы И 7.1 — 7.М первой группы применяется для формирования сигналов разрешения записи информации в блоки,1 — 1,М памяти, эле-, менты И 8,1 — Ь.М второй группы для формирования сигналов разрешения считывания информации из блоков 1,1—

1.М памяти. Триггер 6 индикации используется для выработки и выдачи сигналов, управляющих индикацией начала и окончания работы устройства, Первый элемент И 9 предназначен для

Ъ ( формирования сигнала установки в нуль счетчика 3, второй элемент И

10 — для выдачи импульсов на счетный вход.счетчика 3. Первый входвыход 11 уе†ðîé,ñòâà служит для связи с выходами Д вЂ” Д (ВĄ— ВД ) мик г ропроцессоров серий КР580ИК80. Адресный вход 13 устройства соединен с выходами Ао — А„ (ВА — BA,< ) микропроцессоров тех же серий. Вход 15 синхронизации машинных циклов рабо- 35 ты устройства предназначен для связи с выходом СИНХР (БУМС) указанных выше микропроцессоров, вход 16 разрешения записи информации — для соединения с выходом ЗП (11В) микропроцессоров указанных серий, вход 17 синхронизации устройства — для соединения с входом Ф, (ц ) микропроцессоров указанных серий, вход 18 разрешения ввода информации устройства — 5 для соединения с выходом П (ЭЬ1И ) микропроцессоров указанных серий.

Микропроцессор начинает выполнение программы с обращения к первому блоку 1,1 памяти. Перед выполнением машинного цикла работы устройства на первом вхоце-выходе ll данных устройства появляется код слова состояния процессора. По импульсу синхронизацмм, поступающему через вход 15 устройства на разрешающий вход регистра

2, и по импульсу синхронизации, поступающему на вход синхронизации 17 устройства, в регистр 2 записываются первый и седьмой разряды кода слова состояния процессора. Единичное значение седьмого разряда кода слова состояния процессора обусловливает выполнение цикла МЕМБ (чтения информации из памяти), Нулевое значение первого разряда кода слова состояния процессора обусловливает выполнение цикла ГО (записи информации в память, °

При выполнении цикла МЕМВ единичный сигнал появляется на втором вы-. ходе регистра 2, а при выполнении цикла MO — на первом, В соответствии с этим на соответствующих выходах первой группы элементов И 7.1 — 7.М или второй группы элементов И 8.1

Я.М разрешено формирование единичных сигналов, По этим сигналам осуществляется обращение (считывание или запись информации) в выбранный дешифратором 5 блок l.i памяти. В процессе функционирования микропроцессора при его обращении к первому блоку 1.1 памяти содержимое счетчика 3 равно нулю, Возбужденным является первый выход второго дешифратора 5, единичный сигнал на выходе которого обусловливает работу первого элемента И 7,1 первой группы. После того, как на адресном входе 13 устройства устанавливается код адреса последней ячейки первоГо блока 1.1 памяти на выходе первого дешифратора 4 формируется единичный сигнал, B результате этого в счетчик 3 записывается код "1". Активным становится второй выход дешифратора 5.

Единичный сигнал с этого выхода открывает второй элемент И 7,2, разрешая обращение микропроцессора к второму блоку 1.2 памяти. После завершения работы микропроцессора с последним блоком 1.N памяти единичный сигнал устанавливается íà (N+1)-м выходе дешифратора 5. Этим сигналом по импульсу синхронизации с входа

15 устройства через элемент И 9 произойдет установка в нуль счетчика 3, На выход 20 устройства поступит сигнал окончания работы.

Предлагаемое устройство для управления микропроцессорной системой работает следующим образом.

Б исходном состоянии все элементы памяти находятся в нулевом состоянии (цепи установки в нуль элементов па128376 мяти устройства в исходное состояние и цепи подачи питания не показаны).

По сигналу с входа 19 пуска устройства триггер 6 устанавливается в единичное состояние, Единичный сигнал с единичного выхода триггера

6 поступает на выход 21 устройства,сиг— нализируя О начале работы устройства.

Единичный сигнал с первого выхода дешифратора 5 поступает на первые вхацы первых элементов И 7.1 и 8.1 первой и второй групп, На вход-выход

II устройства поступает код слова состояния процессора, По импульсам синхронизации,, поступающим с вхоцов

15 и 1/ устрОйства. ПпаисхОдит запись значений первого и седьмого разрядов кода слова oñòoÿíëÿ процессора в регистр 2„

Пусть микропроцессор выполняет цикл МЕ Я ("rBHIIH инфОрмации из памяти), Б этом случае на втором вы— ходе регистра 2 появляется единичный сигнал, который поступает на третьи входы элементов И 8.1 — 8.К второй группы. После появления на входе 18 устройств". сигнала ЗД/Б (разрешения перевода шины данных микропроцессора в Оежим BEopà информации) на выходе элемен-а И 8,1 формируется единичный сигнал. Этот сигнал поступает на вход разрешения считывания информации первого блока 1,1 памяти и разрешает считывание и" него, информации.

Если выпалняе:ся цикл NO (записи информации в память), то единичный сигнал поягляется на первом выходе регистра 2 и поступает на третьи входы элементов И 7.1 — 7.К первой,@ группы. После появления на входе 16 устройства сигнала разрешения записи на выходе первого элемента И 7.1 формируется единичный сигнал. Этот сигнал поступает на вход разрешения 1 записи информации в блок 1.1 памяти, Независимо or того, какой выполняется цикл рабаты микропроцессором

МЕЖ или ЫО, после того,, как на адресном входе 13 устройства выставляется код, соответствующий адресу последней, ячейки блока 1,1 памяти, на выходе дшифратора 4 формируется единичный сигнал, которьгй поступает на второй вход элемента И 10. Единичный сигнал с входа 15 устройства поступает на первый вхоц элемента

И 10 и открывает его. По импульсу синхронизации, поступающему с входа

0 6

17 устройства на третий вход элемента И 10, на его выходе формируется единичный сигнал, по которому в счетчике 3 устанавливается кад ) .

Б соответствии с этим кодом на втором выходе дешифратора 5 устанавливается ециничный сигпап, который открывает вторые элементы И 7;2 и 8.2 первой и второй групп. Работа устройства продолжается. После то" î,, как произойдет реализация программы, записанной в последнем блоке I.N памяти, и на адресном входе 13 устройства установится код последней ячейки памяти, произойдет аналогично описанному выше изменение содержимого счетчика 3: в нем будет установлен код (11+1), На последнем выходе (И+1)-м) дешифратара 5 устанавливается единичный сигнал, По этому сигналу происходит установка триггера 16 в нулевое состояние, По импульсу синхронизации,, поступающему с входа 15 устройства, на выходе элемента И 9 формируется единичный сигнал, который производит установку в нуль счетчика 3. Единичный сигнал с инверсного выхода триггера 6 поступает на выход

20 окончания работы устройства, Работа устройства заканчивается.

Формула изобретения

Устройство для управления микропроцессорной системой, содержащее первый блок памяти, многорежимный буферный регистр и первый элемент И, причем вход-выход данных устройства соединен с входом данных первого блока памяти, информационным входом многарежимного буферного регистра и вторым входом-выходом данных устройства, адресный вход устройства соединен с адресным входом первого блока памяти, вход синхронизации машинных циклов устройства соединен с входом разрешения записи.многорежимного буферного регистра, вход синхронизации устройства соединен с входом синхронизации многорежимного буферного регистра, выход первого блока памяти соединен с входомвыходом данных устройства, о т л и— ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач путем увеличения объема адресуемой памяти без увеличения разрядности адреса, введены (¹-1) блоков памяти, первая и вторая группа элементов И, 1283760

Составитель Ю. Смоляков

Техред Л.Сердюкова

Редактор О. Бугир

Корректор Л. Пилипенко

Заказ 7442/47 Тираж 670

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 первый и второй дешифратор, счетчик, триггер индикации и второй элемент

И, причем входы данных каждого из (N-1) блоков памяти подключены к входу-выходу данных устройства, адресные входы каждого из (И-!) блоков памяти и вход первого дешифратора подключены к адресному входу устройства, выход каждого из (N-1) блоков памяти соединен с входом-выходом дан- 10 ных устройства, входы разрешения записи и считывания i-го блока памяти (i = 1,...,N) подключены к выходам 1-х элементов И первой и второй групп соответственно, первые входы

i-x элементов И первой и второй групп подключены к i-му выходу второго дешифратора, вторые входы элементов И первой группы соединены с входом разрешения записи устройства, вторые входы элементов И второй группы соединены с входом разрешения чтения устройства, третьи входы элементов

И первой группы подключены к инверс8 ному выходу многорежимного буферного регистра, третьи входы элементов И второй группы подключены к прямому выходу многоре-HMHoro буферного регистра, вход синхронизации машинных циклов соединен с первыми входами первого и второго элементов И, выход первого дешифратора подключен к второму входу второго элемента И, вход синхронизации устройства подключен к третьему входу второго элемента И, выход которого соединен со счетным входом счетчика, (N+1)-й выход второго дешифратора подключен к второму входу первого элемента И и входу сброса триггера индикации, выход первого элемента И соединен с входом сброса счетчика, выход которого подключен к входу второго дешифратора, вход пуска устройства соединен с входом установки триггера индикации, прямой иинверсный выходкоторого подключены квыходу признаков начала иокончания работыустройства соответственно.