Устройство для управления микропроцессорной системой

 

Изобретение относится к вычислительной технике, может быть использовано при построении микропроцессорных вычислительных систем с памятью, разделенной на блоки, и является усовершенствованием изобретения по авт.св. N1283760. Цель изобретения - расширение функциональных возможностей устройства за счет обеспечения возможности произвольного обращения к любому из N блоков памяти путем задания адреса блока памяти от микропроцессора. Это достигается тем, что устройство дополнительно содержит элемент НЕ 11, третий элемент И 12, третий дешифратор 13. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН ((9) SU (ill щ)5 С 06 F 9/06

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ .К СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПС ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (61) 1283760 (21) 4469143/24-24. (22) 01.08,88 (46) 15.05.90. Вюл. Р 18 (72) В.П.Онышко, Е.Я.Ваврук, A.A.Êóçíåöîâ и С.Я.Перепичка (53) 681.325 (088.8) (56) Авторское свидетельство СССР

Ф 1283760, кл. G 06 F 9/06, 1985. ! (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ "ИКРОПРОЦЕССОРНОЙ СИСТЕМОЙ (57) Изобретение относится к вычислительной технике, может быть использовано при построении микропроцессорных вычислительных систем с памятью, разделенной на блоки и является усовершенствованием изобретения по автсв. М 1283760. Цель изобретения расширение функциональных возможностей устройства за счет обеспечения возможности произвольного обращения . к любому из 1(блоков памяти путем задания адреса блока памяти от микропроцессора. Это достигается тем, что устройство дополнительно содержит элемент НЕ 11, третий элемент

И 1?, третий дешифратор 13. 1 ил..1564620

Изобретение относится к вычисли-тельной тех-нике, может быть испольЗовано при построении микропроцесСорных вычислительных систем с I«a.— 5 мятью, разделенной на блоки и яв. «яется усовершенствованием по авт-св. № 1283760.

Цель изобретения — расширение функциональнык возможностей устрой- 1п ства за счет обеспечения возмож« ости произвольного обращения к лп;— ому из N блоков памяти путем задания лока памяти от микропроцессора.

На чертеже приведена функциональ- !5 ая схема устройства.

Устройство содержит блоки 1. 1

l.N памяти, многорежим««ьп« буферный

11егистр 2, счетчик 3, г«ервь«й 4 и

«!торой 5 дешифраторы, триггер 6 20 индикации, элементы И 7.1 — 7.N

«1«ервой группы, элементы И 8. — 8,И торой группы, первый 9 и второй 10 элементы И, элемент НЕ 11, третий з«лемент И 12 и третий дешифратор !3 25

Устройство имеет первь«й 14 и торой 15 входы-выходы данных, ад !ес««ые вход 16 и вь«ход 17, вход 18

Синхронизации мап«инных циклов работы, вход 19 разрешения записи информа- 30 ции, вход 20 синхронизации, вход 2 разрешения ввода, вход 22 пуска, выход 23 сигнализации окончания ра-боты и выход 24 сигнализации начала работь«.

Устроиство работает следующим образом.

По сигналу с входа 22 пуска устройства триггер 6 индикации уста«навливается в единичное состояние и сигнал с выхода 24 сигнализации

4О

Начала работы устройства сигнализирует о начале работы устройства.

Многопроцессор может начать обращение к любому иэ блоков 1.1 — 1.N памяти. Для этого в счетчик 3 производится запись адреса нужного блока памяти. Счетчик 3 является для микропроцессора вНешним устройством, обращение к нему производится ! по команде OVT. Запись данных, содержащих адрес нужного блока памяти, в счетчик 3 производится следующим образом.

Микропроцессор на адресный вход 16 подает адрес счетчика 3, поступаю—

««п«й на вход третьего дешифратора 13, Ксли этот адрес действительно соответствует адресу счетчика 3, третий дешифратор 13 вырабатывает единичный разрешающий сигнал на вход третьего элемента И 12, Параллельно с адресом счетчика 3 микропроцессор выставляет байт состояния, который через первый входвыход 14 устройства поступает на вход многорежимного буферного регистра 2. По приходу синхронизирующих импульсов от микропроцессора по входу 20 синхронизации устройства и входу 18 синхронизации машинных цикл лов работы устройства байт состояния записывается в многорежимный оу-пер- ный регистр 2. С выхода многорежимного буферного регистра 2 два сигнала, разрешающие запись во внешнее устройство, также поступают на входы третьего элемен "a И 12.

Поэтому сигнал с входа 19 разрешения записи ««нАормации проходит через третий элемент И 12 на соответствующий вход счетчика 3 и производит запись одного из блоков

1.1 — 1.N памяти,. предварительно выставленного микропроцессором на первый вход-выход 14 устройства и поступивп.его на вход счетчика 3, С выхода счетчика 3 адреса одного из блоков 1.1 — 1.N памяти поступает на вход второго дешифратора 5.

На одном иэ выходов второго дешифратора 5 появляется разрешающий сигнал обращения к нужному блоку 1. i памяти.

Теперь микропроцессор может обращаться к блоку 1.i памяти, определенному значением счетчика 3, которое является его адресом.

Чтение информации из ячейки блока 1„i памяти производится следующим образом.

Микропроцессор на адресный вход 16 подает адрес ячейки блока 1.1 памяти.

Параллельно с адресом ячейки микропроцессор выставляет баит состояния, который через первый вход-выход t4 устройства поступает на вход многорежимного буферного регистра 2.

Запись. байта состояния в многорежимный буферный регистр 2 производится аналогично описанному. Разрешающий сигнал с выхода многорежимного буферного регистра 2 поступает на входы элементов И 8.1 — 8.N второй группы.

Так как только на одном из вы,ходов второго дешифратора 5 уста1564620 новлен разрешающий сигнал для работы с блоком 1.i памяти, поступающий на вход элемента И 8 ° i второй группы, та сигнал с входа 21 разрешения ввода информации проходит только через элемент И 8.i второй группы и поступает на вход блока 1.i памяти. Данные, считанные из ячейки памяти блока 1.i памяти, определенные 10 адресом на адресном входе 16, поступают в микропроцсссор через первый вход-выход 14 устройства.

Запись информации в ячейку блока памяти производится следующим 15 образом.

Микропроцессор на адресный вход 16 подает адрес ячейки блока 1.i памяти. Параллельно с адресом ячейки микропроцессор выставляет байт состоя-20 ния, который через первый вход-выход 14 устройства поступает на вход многорежимного буферного регистра 2.

Запись байта состояния в многорежимный буферный регистр 2 производится аналогично описанному. Разрешающий сигнал с выхода мнагарежимного буферного регистра 2 поступает на входы элементов И 7.1 — 7,N первой группы. Но так как на одном из вы- 30 ходов второго дешифратора 5 установлен разрешающий сигнал для работы с блоком 1.i памяти, поступающий на вход элемента И 7.i первой группы, то сигнал с входа 19 разрешения записи информации проходит только через элемент И 7.i первой группы и поступает на вход блока 1,i памяти. По этому сигналу данные, поступившие от микропроцессора через первый вход-выход 14 устройства на вход блока 1.i памяти, записываются в ячейку блока 1.i памяти, определенную адресом на адресном входе 16.

Таким образом, микропроцессор Д5 может обращаться к любой из ячеек блока 1.i. памяти.

При необходимости обращения к какому-либо другому блоку 1.i памяти микропроцессор может выполнить переключение блоков памяти. Если ,j Ф i + 1, то переключение блоков памяти происходит по команде записи (ОЧТ) адреса нового блока памяти в счетчик 3 аналогично описанному.

Если j = i + 1, переключение осуществляется автоматически при обращении к ячейке или группе ячеек с .определенным адресом, на который настра ..н первый дешифратор 4. H такам с..дунае с выхода первого дешифрал ара. 4 р;.зрешаюший сигнал поступает на вход второго элемента И 10. lio приколу сигналов на вход 18 синхронизации машинных циклов устрсйства и вход 20 синхронизации устройства на выходе второго элемента И 10 вырабатывается сигнал, увеличивающий знач"=-rrrse счетчика 3 на единицу. Измененный на единину адрес блока памяти, находящейся в счетчике 3, наступает на вход второго дешифратара 5 H вызывает переключение на ега выходе, Б результате этого к упра»ляющим шинам микропроцессора подклю--.ается блок 1 „ i памяти.

Устройство закан-:ивает рабату, если значение счетчика 3 совпадает с ац,":есам блока 1,М + 1. В этом случае сигнал с паследнега вь хада второго дешифратара 5 поступает на вход триггера 6 индикации и устанавливает его в нулевое ". îñòîÿ..ие. На выходе 23 сигнализации па окончании работы устройства появляется сигнал аб окончании p;,áîòû устройства.

Кроме того, сигнал с паследнега выхода второго дешифратора 5 поступает на вход первого элемента И 9.

С приходам сигнала на вход 18 синхронизации машинных циклов работы устройства счетчик 3 сбрасывается в нулевое состояние.

Работа устройства з":кончена . Формула изобретения

Устройство для управления микропроцессорной системой по авт. сВ

N= 1283760, а тличающе е с я тем, что с целью расширения функциональных вазможностей устройства за счет обеспечения вазможности праизвальнага обращению к любому из N блоков памяти путем задания адреса блока памяти ат микропроцессора, в устройство введены э e <-"..íò НЕ, третий элемент И и третий дешифратор, причем вход элемента НЕ соединен с вторым инверсным выходом мнагарежимнага буферного регистра и четвертыми входами элементов И перваA ".группы, выход элемента HE подключен к первому входу третьего элемент» И, второй вход которого подключен к входу раз— решения залп=и ннфармании устройства, третий вход третьег, И соединен с первым инверсным выходом мнагарежимнага буферного регистра, 1564620

Составитель Г.Смирнова

Техред N.Äèäûê Корректор M.Êó÷åðÿaàÿ

Редактор А.Orap

Заказ 1160 Тираж 568 Подписное

B1IHHIIH Государственного комитета по изобретениям и открьггиям при ГККТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãîðîä, ул . Гагарина, 101 четвертый вход третьего элемента И соединен с выходом третьего дешиф— ратора, выход третьего элемента И подключен к входу разрешения счетчиКа, .информационный вход которого соединен с первым входом-выходом данных устройства, вход третьего дешифра.тора соединен с адресным входом

5 устройства.