Устройство для отладки микропроцессорных систем

 

Устройство относится к цифровой вычислительной технике, в частности к средствам автоматизации контроля и поиска неисправностей микрсп процессорных систем, и может быть использовано для отладки аппаратных и программных средств цифровых систем управления с использованием микропроцессоров. Цель изобретенияупрощение устройства. Устройство со

СООЗ СОВЕТСНИК

СОЦИАЛИСТИЧЕСНИК

РЕСПУБЛИН (51)4 С Об F 11/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ,- Ь

1 Д

ГОсудАРстВенный номитет сссР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3855758/24-7.4 (22) 13,02.85 (46) 23,01.87, Бюл. В 3 (71) Уфимский авиационный институ им. Серго Орджоникидзе (72) А.В.Иванов, А.N,Óðæóìñêoâ и А.В.Шалагинов (53) 681.3(088.8) (56) Зеленко Г. Отладочный модуль микроЭВИ. - Радио, 1983, Ф 4.

Авторское свидетельство СССР

Ф 1067507, кл. G 06 7 11/26, J,982 °

Я0 1285482 А 1 (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ИИКРОЛРОЦЕССОРЧЫХ СИСТЕМ (57) Устройство относится к цифровой вычислительной технике, в частности к средствам автоматизации контроля и поиска неисправностей микро процессорных систем, и может быть использовано для отладки аппаратных и программных средств цифровых систем управления с использованием микропроцессоров. Цель изобретения— упрощение устройства. Устройство со1285482 держит блок 4,обработки данных, де- фейса, В качестве блока обработки шифратор 5 адресов, формирователь данных используется микроЭВМ, 1

7 сигналов управления, блок 6 захва- з,п. ф-лы, 9 ил, та шин и блок 8 параллельного интерИзобретение относится к цифровой вычислительной технике, в частности к средствам автоматизации контроля и поиска неисправностей микропроцессорной аппаратуры, и может быть ис.пользовано для отладки аппаратных и программных средств цифровых. систем управления с использованием микропроцессоров.

Цель изобретения — упрощение устройства.

На фиг,1 представлена функциональная схема устройства для отладки микропроцессорных систем; на фиг.2— функциональные схемы дешифратора адресов, блока захвата шин и формирователя сигналов управления со связями; на фиг.3 — временные диаграммы работы устройства в режиме обмена информацией между блоком обработки данных и отлаживаемай микропроцессорной системой; на фиг.4 — временные диаграммы работы устройства в режиме прямого доступа к памяти; на фиг.5 - основной алгоритм работы блока обработки данных в процессе отладки; на фиг.6 — алгоритм подпрограмм обработки сигналов чтение из памяти (ЧТЗУ) и чтение из порта ввода-вывода (ЧТВВ); на фиг.7 — алгоритм подпрограмм обработки,сигналов запись в память (ПЗУ) и запись в порт ввода-вывода (ЗПВВ); на фиг.8— алгоритм работы устройства в режиме прямого доступа к памяти (ПДП) при . записи в память; на фиг. 9 — алгоритм. работы устройства в режиме ПДП при чтении из памяти.

Устройство (фиг.1} содержит шину адресов (ША) 1, шину данных (ШД) 2, шину управления (ШУ) 3 отлаживаемой микропроцессорной системы, блок 4 обработки данных, дешифратор 5 адресов, блок 6 захвата шин, формирователь 7 сигналов управления, блок

8 параллельного интерфейса, имеющий вход 8.1 выбора модуля (ВМ), входы

8.2 выбора канала (ВК), информационный вход-выход 8.3, входы 8.4 "Чтение" (ЧТ) и "Запись" (ЗП), вход 8.5

5 сброса, входы-выходы данных 8.6 и адреса 8.7. На фиг.1 также даны обозначения: "Сброс" — CFP "Готов"—

ГТВ, "Чтение из памяти" — ЧТЗУ, "Запись в память" — .ЗПЗУ, "Чтение из порта ввода-вывода" — ЧТВВ, "Запись в порт ввода-вывода" — ЗПВВ, "Захват" — ЗХ, "Подтверждение захвата"—

ПЗХ.

15 дешифратор 5 адресов (фиг.2) содержит первый 9, второй 10, третий

11 и четвертый 12 элементы НЕ, первый 13 и второй 14 элементы И-НЕ.

Блок захвата шин 6 (Аиг.2) содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 15, элемент HE 16, элемент И-НЕ 17.

Формирователь 7 сигналов управления (фиг.2) содержит первый 18, второй 19 и третий 20 элементы НЕ, первый элемент И 21, первый 22 и второй 23 элементы И-НЕ, второй элемент

И 24, D-триггер 25, элемент ИЛИ-НЕ

26, элемент 27 задержки, шинный формирователь 28.

Принцип работы устройства отладки состоит в том, что блок обработки данных (в качестве которого используется микроЭВМ) со схемой сопряжения являются по отношению к отлаживаемому модулю (отлаживаемой

35 микропроцессорной системе) эмулятором как памяти, так и внешних (периферийных) устройств ввода-вывода, Адрес, выдаваемый микропроцессором

40 отлаживаемого модуля на шину адре,сов интерпретируется микроЭВМ как адрес ячейки памяти последней, где для микропроцессора записана команда, или же как адрес, по которому микропроцессор записывает какие-либо

45 данные. Обмен информацией осуществляется через устройство сопряжения, со12854 стоящее из дешифратора 5 адресов,блока 6 захвата шин, формирователя 7 сигналов управления и блока 8 парал лель ного интерфейса, которое вкупе с микроЭВМ и является устройством от- 5 ладки.

Адрес, выдаваемый микроЭВМ на выход адреса, содержит информацию об обращении к периферийному устройству, которым в данном случае явля- 1р ется устройство отладки, информацию о направлении передачи через интерфейс (два младших бита — АО и А1, фиг.2), информацию о переходе в режим прямого доступа к памяти и слу — 15 жебный бит, разрешающий выдачу сигналов ЧТЗУ и ЗПЗУ при прямом доступе к памяти.

На шину адресов (ША) 1 выдаются адреса из микропроцессора, которые gp побайтно через интерфейс 8 вводятся в блок 4 обработки данных (микроЭВМ) через вход-выход данных. Данные из микропроцессора в микроЭВМ или наоборот передаются также по каналу дан- 25 ных микроЭВМ через интерфейс 8. По шине управления ШУ 3 передаются в отлаживаемый модуль сигналы Готов" и Захват" и поступают из микропроцессора сигналы "Сброс", "Подтверж- ЗО дение захвата", а также сигналы обращения к памяти и периферии (ЧТЗУ, ЗПЗУ, ЧТВВ, ЗПВВ). По каналу управления микроЭВМ поступают сигналы, под действием которых формирователь

7 сигналов управления осуществляет взаимную работу блоков устройства отладки, микроЭВМ и отлаживаемого модуля.

Устройство (фиг.1) работает сле- 4р дующим образом.

После включения питания микропроцессор отлаживаемого модуля (не показан) выдает на шину 1 адресов начальный адрес, сигнал СБР на вход

8.5 интерфейса, а также сигнал ЧТЗУ, свидетельствующий о том, что микропроцессор должен принять первый байт команды, записанной по начальному адресу. В ответ на любой из сиг- gp налов обращения ЧТЗУ, ЗПЗУ, ЧТВВ, ЗПВВ формирователь сигналов управления снимает сигнал ГТВ, переведя микропроцессор в состояние ожидания, а в микроЭВМ 4 по каждому из сигналов обращения инициализируется соответствующая программа обработки прерывания. По сигналам ЧТЗУ и ЧТВВ инициализируются программы вывода

82 4 информации из микроЭВМ 4 в микропроцессор. Эти программы отличаются только областями адресуемой памяти, где записаны выводимые данные, кроме того, программа ЧТВВ может адресоваться к пульту ввода и отображения информации микроЭВМ, который в этом случае заменяет периферийное устройство ввода-вывода. Аналогичные программы для ввода информации .в память микроЭВМ или на пульт инициализируются сигналами ЗПЗУ и ЗПВВ.

По сигналу ЧТЗУ, поступающему из отлаживаемого модуля микропроцессорной системы вместе с начальным адресом, инициализируется программа вывода информации из микроЭВМ 4 в микропроцессор, работающая следующим образом. Начальный адрес с шины 1 адресов побайтно вводится через блок

8 параллельного интерфейса по каналу данных в микроЭВМ 4. Этот адрес складывается с базовым адресом программы обработки прерывания микроЭВМ 4, в результате получается адрес ячейки памяти, где записана команда для микропроцессора. Первый байт этой команды через канал данных и интерфейс 8 выводится на шину 2 данных. При этом восстанавливается уровень сигнала ГТВ и микропроцессор считывает выведенный байт с шины 2 данных. Аналогично считываются другие байты (если они есть) этой команды и микропроцессор приступает к ее выполнению. После выполнения первой команды микропроцессор инкрементирует адрес, вновь выдает сигнал

ЧТЗУ и считывает первый байт следующей команды, записанной в памяти машины следом за предыдущей, Таким образом, в микропроцессор возможно ввести некоторую тест-программу, по выполнении которой можно судить о правильности функционирования отлаживаемого модуля.

Тест-программа может содержать команды записи в память или обращения к периферии, выполнение которых микропроцессором вызывает появление сигналов ЗПЗУ или ЧТВВ и ЗПВВ соответственно. Эти сигналы, поступая на входы прерывания микроЭВМ, инициируют соответствующие программы из обработки. Программа обработки прерывания по сигналу ЗПЗУ отличается от программы обработки сигнала ЧТЗУ тем, что байт данных по этой программе не выводится иэ области памяти микроЭВМ, 5482 6

1О

25

5 128 отведенной под тест-программу, а записывается в область памяти микроЭВМ, выделенной под запись данных, выводимых из отлаживаемого модуля. Эта область определяется собственным базовым адресом данной программы обработки прерывания.

Программы обработки ЧТВВ и ЗПВВ отличаются от программ обработки ЧТЗУ и ЧТВВ только базовыми адресами памяти микроЭВМ, определяющими откуда выводить или куда записывать данные.

Кроме того, базовым адресом этих программ может являться адрес пульта ввода и отображения информации микроЭВМ, с которого вводятся или на который выводятся данные или команды.

В этом случае пульт выполняет роль периферийного устройства. В этом случае адрес, выдаваемый микропроцессором, в определении адреса пульта не участвует.

Возможен также режим пошагового управления, при котором происходит задержка подачи сигнала ГТВ устройством отладки в микропроцессор.При этом после выполнения каждой коман.ды микропроцессор находится в состоянии ожидания, пока оператор вручную не подает сигнал ГТВ, например, 30 с помощью тумблера. При этом можно контролировать состояние шин и других внутренних сигналов микропроцес" сора как с помощью внешних измерительных устройств, так и выводить их на пульт ввода и отображения информации микроЭВМ 4.

Устройство отладки также может работать. в режиме прямого доступа к памяти (ПДП), В режиме ПДП шины ,микропроцессора переводятся в высокоимпедансное состояние и устройство отладки может обмениваться информацией с внешним запоминающим устройством. В этом случае сигналы

ЗПЗУ и ЧТЗУ генерируются формирователем 7 сигналов управления устройства отладки.

Информация о переходе в режим прямого доступа к памяти содержится в адресе, выдаваемом микроЭВМ 4 на канал адресов. При этом дешифратор 5 сигналов управления выдает сигнал "Захват" (ЗХ), по которому микропроцессор после окончания выполнения очередной команды переводит свои шины в высокоимпедансное состояние и выдает сигнал "Подтверждение захвата" (ПЗХ). По сигналу ЗХ снимается сигнал выбора модуля (ВМ) интерфейса, при приходе сигнала ГГЗХ на блок 6 захвата шин,.сигнал HM интерфейса 8 восстанавливается.

Предположим, что нужно записать некоторый байт данных во внешнее запоминающее устройство по определенному адресу. В этом случае в режиме

11JIII микроЭВМ 4 выдает сначала старший байт шестнадцатиразрядного адреса, который записывается в первый канал ввода-вывода интерфейса 8, затем младший байт, записываемый во второй канал, затем байт данных записывается в канал 8.6 (все эти три байта выдаются микроЭВМ 4 по каналу данных). Затем формируется сигнал

ЗПЗУ и байт данных из канала 8.6 интерфейса 8 оказывается записанным в ячейку памяти внешнего запоминающего устройства по адресу, сформированному на каналах 8.7 интерфейса 8.

Аналогично происходит считывание байта данных из ячейки внешнего запоминающего устройства с адресом, формируемым на каналах 8.7, только вместо сигнала ЗПЗУ формируется сигнал ЧТЗУ и байт данных вводится с шины ? данных и канала 8.6 интерфейса 8 по каналу данных в микроЭВМ 4.

Описанное устройство реализовано на основе микроЭВМ "Электроника ДЗ?8" для отладки микропроцессорных систем на основе серии ИС КР 580. В качестве параллельного интерфейса использована ИС KP 580 ИК 55. Дешифратор 5 адресов, блок 6 захвата шин, формирователь 7 сигналов управления выполнены на основе ИС серий К 155 и

К 589, принципиальная схема этих блоков показана.на фиг.2.

Канал адресов микроЭВМ Электроника ДЗ-28" содержит 8 линий А0..А7.

Младшими разрядами АО, А1 определяется, между какими каналами интерфейса происходит обмен информацией (входы

ВК интерфейса 8). Разряд А2 определяет переход в режим прямого доступа.к памяти. Разрядами А3..А6 осуществляется обращение микроЭВМ 4 к устройству сопряжения. А7 — служебный бит, разрешающий выдачу сигналов обращения к памяти ЧТЗУ и ЗПЗУ в режиме ПДП..

Канал 1 правления микроЭВМ. 4 состоит иэ трех линий: В — стробирующий сигнал "Ввода-вывода" микроЭВМ, по которому происходит обмен информации по каналу данных (при ВВ = 0)- СИМ—

"Сигнал микроЭВМ", определяющий на1285482

50

55 правление передачи информации по каналу данных микроЭВМ 4 (при СИМ = 1 происходит ввод информации в микроЭВМ. при СИМ = 0 — вывод); СИП—

"Сигнал периферии", подтверждающий прием информации периферийным устройством или готовность информации на выходе периферийного устройства (т.е. устройства сопряжения). Активным уровнем является СИП = О. 10

Входы уровней прерывания обозначены ня фиг.2 ЧТЗУ-ПР1, ЗПЗУ-ПР2, ЧТВВПР4, ЗПВВ-ПР8.

Рассмотрим работу устройства в режиме обмена информации с микропроцес- 15 сором отлаживаемого модуля, временные диаграммы которого приведены на фиг. 3.

При считывании 1-го байта команды микропроцессор отлаживаемого модуля выдает адрес на шину 1 адресов, а 20 также в течение периода своей тактовой частоты слово состояния, указывающее на то, что в текущем цикле работы микропроцессора производится чтение из памяти (3). Результатом этого является выдача сигнала ЧТЗУ отлаживаемым модулем. Сигнал ЧТЗУ поступает на вход элемента ИЛИ-HE 26, :передним фронтом выходного сигнала

;которого изменяется состояние D-триг- 30 гера 25 из "1" в "0". (Триггер 25 устанавливается в состояние "1" при включении питания или в конце каждого цикла передачи информации через интерфейс 8 выходным сигналом элемен- . 35 та И 7.1 по установочному входу). Выходным сигналом триггера 25 является сигнал ГТВ, поэтому после переключения триггера микропроцессор переходит в состояние ожидания. 40

Пока микропроцессор находится в состоянии ожидания, микроЭВМ 4 выпо-, лняет программу обработки прерывания по уровню ПРl. Первым шагом этой программы на канал адресов выдается адрес, биты АО и А1 которого определяют, что обмен информаций производится между каналами 8.7 и

8.3 интерфейса 8 (фиг.1), бит A? показывает отсутствие захвата шин (при этом А2 = i) биты АЗ...А6 являются адресом устройства сопряжения (1101 по фиг.2), служебный бит

А7 = 1, что запрещает передачу информации через шинный драйвер 28, тем самым блокирует выдачу сигналов ЧТЗУ и ЗПЗУ со стороны устройства отладки.

Я, При комбинации битов (АÇ...А6) =1101 ня выходе инверторя 11 появляется "1". Отсутствие захвата шин (А? = 1? дает на выходе инвертора 16 также "1",Результатом этого является появление сигнала низкого уровня на выходе элемента И-HE 17, который подается на вход выбора модуля (HM) 8. 1 интерфейса 8, а также через элемент ?7 задержки, на линию СИП канала управления микро3ВМ 4. Появление сигнала СИП =, 0 означает, что устройство сопряжения готово к передаче информации.

Поскольку микроЭВМ 4 должна считать адрес, выданный микропроцессором на шину адресов, т.е. произвести ввод информации, следовательно

СИМ = 1. При приходе отрицательного строба ВВ на выходе элемента И-НЕ

22 появляется сигнал низкого уровня,. который поступает на вход ЧТ 8.4 интерфейса 8. При этом происходит передача старшего байта адреса,присутствующего на шине 1 адресов, с первого канала интерфейса на канал

8.3 и через канал данных он вводится в микроЭВМ 4.

После ввода старшего байта микроЭВМ 4 снимает сигналы с канала адресов и сигнал ВВ. При этом снимаются сигналы СИП (без задержки) и сигнал ЧТ.

Вторым шагом программы обработки прерывания вводится младший байт адреса, что происходит аналогично, с той разницей, что биты АО и А1 определяют передачу информации между каналами 8.7 и 8.3 интерфейса 8.

Третьим шагом происходит сложение введенного значения адреса с базовым адресом данной программы и получение абсолютного адреса ячейки памяти микроЭВМ 4, в которой записан первый байт команды для микропроцессора.

Четвертым шагом производится выдача этого байта на шину 2 адресов.

Это происходит следующим образом.

МикроЭВМ 4 выдает на шину адресов адрес, отличающийся от адресов, выдаваемых на 1-м и 2-м шаге, тем, что определяет обмен информацией между каналами 8. 3 и 8.6.

Поскольку на этом шаге производит ся вывод данных из микроЭВМ 4, то, после установления адреса на канале, СИМ = О. Сигналы ВМ интерфейса ВВ и

СИП формируются аналогично описанному выше. Передачу канал 8.3 — канал

1205482

8. 6 определяет комбинация Л0 = 1, А1 = 1, следовательно, при появлении адресной комбинации ЛЗ...А6 = 1101 и сигнал ВВ 0 на выходе элемента

И ?1 появляется сигнал низкого уров- 5 ня, который переводит триггер 25 в состояние "1", восстанавливая активный уровень сигнала ГТВ. Это выводит микропроцессор из состояния ожидания.

Первый байт команды выводится на шину данных по выходному сигналу элемента И-НЕ ?.3, который представляет собой дизъюнкцию инверсных сигналов

ВВ и СИМ и подключен к входу ЗП 8.4 интерфейса 8. !

Микропроцессор считывает первый байт команды и, если она однобайтовая, переходит.к ее выполнению. Если команда содержит более одного байта, микропроцессор инкрементирует адрес и.считывает второй байт, вновь инициализируя программу обработки прерывания ПР1 сигналом ЧТЗУ. Аналогично считывается третий байт (если есть) команды, затем происходит ее выполнение. Далее процессы повторяются.

Если в тест-программе для микропроцессора отлаживаемого модуля встречаются команды записи в память,. это вызывает появление сигнала ЗПЗУ и инициализацию соответствующей программы обработки по уровню ПР2. Эта программа производит ввод данных в микроЭВМ 4..Временные диаграммы сиг- 35 налов ЗПЗУ, CHM ЧТ и ЗП, ШД 2 показаны в нижней части фиг.3 (ввод; информации в микроЭВМ). Остальные диаграммы не отличаются от диаграмм для вывода информации из микроЭВМ при выполнении программы обработки ,прерывания по уровню ПР1. Сигнал

3ПЗУ также переключает триггер 25 состояние "Р", снимая активный сигнал с линии ГТВ ШУ 3. 45

Первыми двумя шагами программы ПР2 в микроЭВМ 4 вводятся два байта шестйадцатиричного адреса с lllA 1,затем введенный код адреса складывается с базовым адресом данной программы и по полученному абсолютному адресу . записывается байт, выданный микропроцессором на шину данных. На протяжении всей программы вывода информации из микроЭВМ 4 не происходит, поэтому сигнал СИМ остается в состоянии "1". Следовательно, сигнал ЗП также отсутствует, и с каждым из трех адресов, выдаваемых микроЭВМ 4 на канал адресов, на выходе элемента И-НЕ ?? генерируется сигнал ЧТ.

При выдаче на канал адреса третьего адреса со значением АО = 1, А1 = 0 (передача 8.6 — 8. 3) также восстанавливается уровень сигнала Готов выходным сигналом элемента И ?1.

При выполнении команд с обращением к периферийным устройствам, отлаживаемым модулем генерируются сигналы ЧТВВ и ЗПВВ, поступающие на входы уровней прерывания ПР4 и ПР8 микроЭВМ 4 соответственно. IIporpaMMb> обработки прерываний по этим уровням могут быть двух вариантов.

Первый вариант построения этих программ отличается от соответствующих программ, вызываемых сигналами

ЧТЗУ и ЗПЗУ только базовыми адресами, определяющими области памяти микроЭВМ 4, откуда считываются .или куда записываются данные. Временные диаграммы работы устройства по этому варианту программ ПР4 и ПРЗ аналогичны приведенным на фиг.4, только вместо сигнала ЧТЗУ присутствует сигнал ЧТВВ, а вместо ЗПЗУ вЂ” ЗПВВ.

По второму варианту построения этих программ при появлении сигналов ЗПВВ или ЧТВВ управление немедленно передается пульту ввода и отображения информации микроЭВМ 4, на котором отображаются данные, выведенные из микропроцессора (при сигнале

ЗПВВ),или с которого данные вводятся в микропроцессор (при сигнале

ЧТВВ). В этом случае программы обработки прерываний по уровням, соответствующим ЧТВВ или ЗПВВ (ПР4 и ПР8 по фиг.3) очень просты — они состоят лишь из одной команды, которая, при поступлении сигналов ЗПВВ или ЧТВВ передает управление пульту ввода и отображения информации микроЭВМ.

Рассмотрим теперь работу устройства в режиме прямого доступа к па мяти (ПДП),временные диаграммы работы в этом режиме показаны на фиг.4.

Режим ПДП используется для контро- ля и редактирования программ, записанных во внешнем запоминающем устройстве. В этом режиме, как и в режиме автоматического тестирования отлаживаемого модуля с микропроцессором, микроЭВМ 4 последовательно выдает на канал адресов (фиг. 1) три адреса.По

12854 первому из них через канал данных вводится старший байт адреса во внешней памяти, который записывается в первый канал 8.7 ввода-вывода интерI фейса 8, по второму — младший байт, 5 который записывается во второй канал

8 ° 7, и, наконец, по третьему — в канал 8.6 записывается байт данных (ипи-через канал Я.б считывается байт данных), который нужна ввести в ячей- 10 ку (или считать из ячейки) внешней памяти с адресом, сформированным на каналах 8.7. При этом сигнал ЗПЗУ (или ЧТЗУ) формируется самим устройством отладки при обмене информацией между каналами 8,3 и 8.6 интерфейса 8.

При переходе в режим IIJIII устройство отладки осуществляет захват шин, выдавая на линию "Захват" ШУ 2 сигнал ЗХ. Микропроцессор в ответ на это переводит свои шины в высокоимпедансное состояние и выдает ответный сигнал ПЗХ на линию Подтверждение захвата" ШУ 2, освобождая системные шины ША 1, ШД 2 и ШУ 3 для связи устройства отладки с внешней памятью.

Это осуществляется следующим образом. В первом адресе, выдаваемом микроЭВМ 4 на канал адресов при записи старшего байта в первый канал, раз- -ЗО ряд A7 = О. Это вызывает появление

"1" на выходе элемента И-НЕ 7 и отключение интерфейса 8 (во избежание конфликта на шинах), появление "1" на выходе инвертора 12, т.е. на линии 35

"Захват" ШУ 2. Микропроцессор после окончания выполнения очередной команды анализирует состояние линии

"Захват", и при наличии на ней сигнала высокого уровня переводит свои 40 шины в высокоимпендансное состояние и выдает сигнал ПЗХ = 1. Сигнал ПЗХ, поступая на вход элемента ИСКЛЮЧАЮ-

ЩЕЕ ИЛИ 15, восстанавливает уровень логического "О" на выходе элемента 45

ГИ-НЕ 17, включая интерфейс 8 и.формируя сигнал СИП через элемент задержки 27.

Кроме того, диэъюнкцией сигналов 5g

ЗХ и ПЗХ на элементе И 24 включается в работу шинный драйвер 28, через который сигналы ЧТ и ЗП с выходов элементов ?2 ?3 передаются на линии

ЧТЗУ и ЗПЗУ соответственно. Однако при записи старшего байта адреса ячейки внешней памяти (при этом формируется сигнал ЗП) выдача сигнала

ЗПЗУ вызывает запись несуществующей

87 пока на шине данных информации в ячейicy с адресом, формируемым на каналах

8.7 интерфейса 8. Лля устранения этой некорректности предназначен служебный бит А7 адреса на канале .адреса.На этом шаге А7 = 1, что запрещает передачу информации через шинный драйвер 28.

По сигналам ВВ =- О,,формируемым микроЭВМ, и сигналу СИП = 0 на канал данных выводится старший байт адреса внешней памяти, который занисывается в первый канал, что. достигается установкой соответствующих значений битов А0 и А1 адреса на канале адреса и выдачей формирователем 7 сигнала ЗП, являющегося результатом дизъюнкции сигналов CHM и ВВ на элементе И-НЕ 23.

Передним фронтом сигнала СИП с задержкой, необходимой для записи старшего байта в первый канал, в микроЭВМ 4 снимается сигнал ВВ, а затем адрес с канала адреса.

Это вызывает исчезновение сигна- ла ЗХ, а также сигнала на входе ВМ (8.1) интерфейса 8. Микропроцессор в ответ снимает сигнал ПЗХ. Кроме того, снятие адреса вызывает обратную установку сигнала СИП (положительный фронт СИП формируется без задержки элемента И 27) в пассивное состояние (СИП =. 1).

Затем на канал адресов выдается второй адрес, определяющий запись младшего байта адреса ячейки внешней памяти во второй канал 8.7 интерфейса 8. Второй адрес на канале адреса отличается от первого значениями битов АО и А1. Процессы аналогичны.

Наконец, байт информации, который нужно записать по сформированному на каналах 8.7 адресу ячейки внешней памяти, выводится по каналу данных в канал 8.6 интерфейса,что достигается соответствующей установкой битов АО, А1 третьего адреса на канале адресов. Бит А7 (служебный) в третьем адресе в отличие от первых двух равен "О". Это разрешает передачу сигнала ЗП через шинный драйвер 28 на линию ЗПЗУ ШУ 3. По этому сигналу байт информации с канала 8.6 интерфейса 8 по шине 2 данных записывается в ячейку внешней памяти с адресом, сформировагным на каналах 8.7 интерфейса 8.

13

Считывание информации из ячейки внешней памяти в режиме ИЛП происходит следующим образом. Вначале аналогично расмотренному выше на. каналах 8.7 формируется адрес ячейки 5 внешней памяти. Затем при выдаче на канал адреса третьего адреса, определяющего обмен между каналами 8.6 и 8.3 интерфейса 8, микроЭВМ выдает сигнал СИМ, который при его дизъюнкции с сигналом ВВ на элементе И-НЕ

22 образует сигнал ЧТ. Служебный бит

А7 при этом разрешает прохождение сигнала <Т на линию ЧТЗУ ШУ 2, по которому из ячейки внешней памяти с адресом, сформированным на каналах 8.7 интерфейса 8, считывается байт, который по каналу данных заносится в микроЭВМ 4. Временные диаграммы этого процесса показаны в нижней части фиг.4 (ввод информации в микроЭВМ).

Таким образом, предлагаемое уст- . ройство способно осуществлять проверку работоспособности микропроцессорных систем путем автоматического

"прогона" программ, записанных в памяти микроЭВМ или в режиме пошагово-. го ввода команд, который легко дости- 0 гается задержкой подачи в микроЭВМ сигнала готовности периферийного устройства (в рассмотренном устройстве

СИП).

Ф о р м у л а изобретения

1. Устройство для отладки микропроцессорных систем, содержащее дешифратор адресов, формирователь сигналов управления и блок захвата шин, причем первый выход дешифратора адресов соединен с первым разрешающим входом формирователя сигналов управ— ленйя и является выходом сигнала

"Захват" устройства для подключения к шине управления отлаживаемой мик— ропроцессорной системы, первый выход формирователя управляющих сигналов является выходом сигнала Готов " ус50 тройства для подлкючения к шине управления отлаживаемой микропроцессорнойсистемы,отличающееся тем, что, с целью упрощения устрой. ства, содержит блок параллельного интерфейса и блок обработки данных, входы-выходы адреса и данных блока параллельного интерфейса являются входами-выходами устройства для под14 ключения соответственно к шинам адреса и данных отлаживаемой микропроцессорной системы, входы выбора канала блока параллельного интерфейса, группа разрешающих входов формирователя сигналов управления и группа входов дешифратора адресов подключены к выходной шине адреса блока обработки данных, информационный входвыход блока параллельного интерфейса подключен к двунаправленной шине данных блока обработки данных, выход блока захвата шин соединен с входом выбора модуля блока параллельного интерфейса и первым информационным входам формирователя сигналов управления, второй и третий выходы формирователя сигналов управления соединены соответственно с входами чтения и записи блока параллельного интерфейса, первый информационный вход блока захвата шин и второй разрешающий вход формирователя сигналов управления подключены к входу сигнала Подтверждение захвата устройства для подключения к шине управления отлаживаемой микропроцессорной системы,второй выход дешифратора адресов соединен с третьим разрешающим входом формирователя сигналов управления и с разрешающим входом блока захвата шин, третий выход дешифратора адресов соединен с вторым информационным входом блока захвата шин, вход сброса блока параллельного .интерфейса является входом сигнала "Сброс"

1 устройства для подключения к шине управления отлаживаемой микропроцессорной системы, четвертый выход формирователя сигналов управления подключен к входу подтверждения блока обработки данных, второй и третий информационные входы формирователя сигналов управления подключены соответственно к выходам сигналов синхронизации и направления передачи блока обработки данных, четвертый, пятый, шестой и седьмой информационные входы формирователя сигналов управления являются соответственно входами сигналов чтения из памяти, записи в память., чтения из порта ввода-вывода, запись в порт вводавывода устройства для подключения к шине управления отлаживаемой микропроцессорной системы, входы сигналов чтения из памяти, записи в память, чтения из порта ввода-выво15 12854 да, запись в порт ввода-вывода устройства подключены соответственно к первому, второму, третьему и четвертому входам уровней прерывания блока обработки данных, причем формирователь сигналов управления содержит три элемента НЕ, два элемента И-НЕ элемент ИЛИ-НЕ, элемент задержки, два элемента И, D-триггер и шинный формирователь, причем пер- 10 вый, второй и третий входы группы разрешающих входов формирователя сигналов управления подключены соответственно через первый элемент НЕ к первому входу первого элемента И, к второму входу первого элемента И к входу признака двунаправленного бмена шинного формирователя, первый второй разрешающие входы формироателя сигналов управления подклю- 20 чены соответственно к первому и второму входам второго элемента И, выход которого соединен с входом признака однонаправленного обмена шинного формирователя, третий разрешающий вход формирователя сигналов управления подключен к третьему входу первого элемента И, первый информационный вход формирователя сигналов управления через элемент задержки подключен к четвертому выходу формирователя сигналов управления, второй информационный вход формирователя сигналов управления через второй элемент НЕ подключен к четвертому входу первого элемента И и к первым входам первого и второго элементов И-НЕ, выходы которых подключены соответственно к второму и третьему выходам формирователя сигналов управления, третий 46 информационный вход формирователя

16

82 сигналов управления подключен к второму входу второго элемента И-НЕ и через третий элемент НŠ— к второму входу первого элемента И-НЕ, D-вход

D-триггера подключен к шине нулевого потенциала формирователя сигналов управления, а вход синхронизации D-триггера соединен с выходом элемента ИЛИНЕ, выход первого элемента И соединен с S-входом D-триггера, выход которого подключен к первому выходу формирователя сигналов управления,с четвертого по седьмой информационные входы формирователя сигналов управления подключены к первому — четвертому входам элемента ИЛИ-НЕ, первый и второй входы-выходы шинного формирователя соединены с соответствующими входами элемента ИЛИ-НЕ и подключены соответственно к шестому и седьмому входам формирователя сигналов управления, первый и второй выходы шинного формирователя подключены соответственно к третьему и второму выходам формирователя сигналов уп- . равления.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок захвата шин содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент НЕ и элемент .И-НЕ, выход которого является выходом блока захвата шин, первый.и второй инЬормационные входы блока захвата шин подключены соответственно к первому и второму входам элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого через элемент

НЕ соединен с первым входом элемента

И-НЕ, второй вход которого подключен к разрешающему входу блока захвата

lB HH анап

adpecu минро3

/аии

Ниии

Яд/"

Якай урв5н прерь

128548) хапал

Ю2)

mepca а ахасЬ

1УГ

mepйса/ линии д

У(2/

Ухая

trmep Реиса8

ШД(Г) un

Г15 гип пЯI)

VT зп

ucVz, .1ПЗЦ ги цт .1П г ииро шк! шпаг кд си гип дп(Р)/ чту

ЗУДУ

8ыдод инрориации иь ам;се% шд(г) гип

Dn(3/ гии

uUy ин

8&/ ин рорпо. ии У гтииродвг

Риг <

178548?

Обмен между каналами 8,7и8Д

Отсутствие зах8ата ание интерщеиса

Ожидание го по8ности устрой стВа сопряжения

СИП=О

Hem 7

Да

Обмен между каналами 87идз

Отсутстдие захдата

r Ожидание гатой ости устройсяда сопряжения сип= нет

Да

Сло нение 86еденного адреса с Ьазодым адресом подпрограммы

Ожидание гото8носщи устрой стда сопряжения

СИЦ=О

Hem .

Еа дыдод байта 8 микропроцессор через канал 8b конец

Фиг. 6

С читы8ание старшего байта адреса с канала87

Прог раммиро Ьюе интер рейса 8

Считы8ание младшега байта адреса с канала 8

Программиродани интерсрейса 8

Определение абсолютного адреса. Вдодимых д микропроцессор данных

Обмен между каналами 8.5 и В.б

Отсутствие захоата

Восстано8ление сигнала ГТВ снятого при дходе 8 подпрограмму.

Микропроцессор считыВает байтс канала Яб июлерсрейса 8.

1285482 бмен между кцналщюи

47 и 83

Оасувстдие зах6ата жидаже гопюРна ли строй седа сопряженная мен между атнглами и 83 тсутстйю лю®мю предаление бсолютного адреса

aw размеьцЕния. онныц 6Водимых из икролроцагсора бмен между ф и tg всутслдце захарии осстаиодлеиие игнала ГТВ, пятого уру лоде Ю nodnрозрамму. аниью, бйдеденные иикропроцессорои ка

ИИ считыбаютар о жажа и Тодятся У шмщщ иакроЭВ по абсояют,чому адресу.

1ZR548?

Обмен между канатми ф7и 47

Наличие щхУити

С ужеоныи бит я 71

Ожидание гопю8ности устрайсп4а сагряиаиия

Бмен иежду каналами Qg®7 мичие ыЯц пц лужебный бит Я7=1 змеи между кона ами К3и Щ

Наличие дахдотц лужебный дит A7=0

Выдача сигнста МЗУ цсгпройсвдом сопряжения, по которому доит даний х аписыймемся д,ячейку памяти микроароцессора из канала 5.6

1285482 межа каналами Q и tP чие захУама етый бьип 4 >=1 ание гото3ности усмтда сплряяеиия между каиалгеи ,7. ие захйта дутый дитЯ71 между каиалами

Яб е захдата бт7Й аит 47-g

Выдача сигнала

ЧТЗМ устрой сабом голряжеиця, nq коварому байт банных считы3аеюся и.у ячей кц памяти микрощюцессора через канал 48 и ИЯ

9Ъг.9

ВНИИПИ Заказ 7526/51 Тираж 67О

Подписное

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4