Буферное запоминающее устройство
Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих буферных запоминающих устройств. Целью изобретения является расширение области применения устройства за счет обеспечения работы в режимах произвольного и последовательного обращений . Устройство содержит блоки I памяти, счетчики-регистры 2, сумматоры 3, элемент 4 задержки, дешифратор 5, элементы И 6, одновибраторы 7. Б устройстве обеспечивается режим однократных обращений по произвольным адресам и режим последовательных обращений с повышенным быстродействием. 1 ил.
СОЮЗ СОЕЕТСНИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
„„SU„„1287229 А 1 (511 4 11 С 11/00
ОПИСАНИЕ ИЗОБРЕТЕНИЯ, К А BTOPCHOMV СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 381 6188/24-24 (22) 22.11.84 (46) 30.01.87. Бюл. Р 4 (» ) Московский инженерно-физический институт (72) 3. К. Хромов (53) 681,327,6(088.8) (56) Шигин А. I . и Дерюгин А, А, Цифровые вычислительные машины. М.:
Энергия, 1975, с. 492-497.
Авторское свидетельство СССР
У 1173446, кл. G 11 С 11/00, 1983. (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих буферных запоминающих устройств.
Целью изобретения является расшире" ние области применения устройства за.
1 счет обеспечения работы в режимах произвольного и последовательного обращений. Устройство содержит блоки 1 памяти, счетчики-регистры 2, сумматоры 3, элемент 4 задержки, дешифратор 5, элементы И 6, одновибраторы 7.
В устройстве обеспечивается режим однократных обращений по произвольным адресам и режим последовательных обращений с повышенным быстродействием. ! ил.
1287229
Буферное запоминающее устройство, содержащее блоки памяти, информационные входы и выходы которых являются соответственно информационными входами и выходами устройства, а адресные входы соединены с выходами старших разрядов соответствующих счетчиков-регистров, элементы И, о т л и— чающее ся тем, что, с целью расширения области применения за счет обеспечения работы в режимах произвольного и последовательного обращений и повышения быстродействия устройства, в него введены сумматоры, одновибраторы, дешифратор и элемент задержки, причем входы старших разрядов счетчиков -регистров являются входами старших р аз рядо в адре са у стр ойства, входы синхронизации — входом синхронизации устройства, а счетные входы и вход элемента задержки — входом обращения устройства, входы мпадших разрядов одного счетчика-регистра соединены с одними входами сумматоров и являются входами младших разрядов адреса устройства, а входы младших разрядов других счетчиков подключены к выходам соответствующих сумматоров, входы которых являются установочными входами устройства, одни входы элементов И соединены с выходом элемента задержки, одни выходы подключены к входам соответствующих одновибраторов, а другие выходы соединены с соответствующими выходами дешифратора, входы которого подключены к выходам младших разрядов соответствующего счетчика-регистра, входы обращения блоков памяти соединены с выходами соответствующих одновибраторов, а входы записи (считывания являются входом записи) считывания устройства.
ВНИИПИ Заказ 7724/56 Тираж
589 Подписное
Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4
Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих буферных запоминающих устройств.
Целью изобретения является расши- 5 рение области применения за счет обеспечения работы в режимах произвольного и пожедовательного обращений .
На чертеже представлена схема буферного запоминающего устройства.
Устройство содержит блоки 1 памяти, счетчики-регистры 2, сумматоры 3 элемент 4 задержки, дешифратор 5, элементы И 6, одновибраторы 7. На чертеже также обозначены входы старших 8 и младдих 9 разрядов адреса устройства, установочные входы. 10, вход обращения 11 и записи/считывания 12, информационные выходы 13 и входы 14 устройства.
Устройство работает следующим об разом, Основным режимом работы устройства является носледовательное обраще25 ние к ячейкам блоков 1 памяти. Выходы счетчиков-регистров 2 разбиты на группу младших разрядов (цва разряда для четырех блоков памяти) и группу старших разрядов, Начальные значения в группы старших разрядов всех счетчиков-регистров 2 и в группу младших разрядов одного из счетчиков-регист" ров 2 заносятся непосредственно с адресных входов 8 и 9 устройства.
Содержимое групп мпадших разрядов записывается с выходов сумматоров 3, на установочных входах 10 которых сформированы коды чисел 3, 2 и 1.
По сигналам обращения на входе 11 происходит инкрементирование счетчиков-регистров 2, причем последовательный запуск циклов обращения блоков 1 памяти происходит по сигналам с дешифратора 5, которые, пройдя соответствующие элементы И 6, запускают одновибраторы 7, которые в свою очередь формируют сигналы обращения к блокам 1 памяти.
Введение сумматоров 3 позволяет одновременно формировать адрес обращения на всех блоках 1 памяти, а введение одновибраторов 7 позволяет начинать обращение к следующему блоку памяти, не дожидаясь окончания цикла предыдущего.
Формула изобретения
