Устройство для кодирования

 

Изобретение относится к вычислительной технике и может быть использовано в запоминающих системах, вьтолненных на функциональных узлах с большой степенью интеграции. Целью изобретения является повьшение достоверности считываемой информации . Устройство для кодирования содержит информационный регистр 1, входы 2 устройства, элементы И 3 и 4 соответственно первой и второй групп, группу элементов ИЛИ 5,блок 6 сумматоров по модулю два, контрольный регистр 7, регистр 8 прямого кода, блок 9 сравнения, элемент ИЛИ 10, регистр 11 ошибок, первый 12 и второй 13 формирователи сигналов кратности ошибок, первый 14, второй 15 и третий 16 элементы И, блок 17 управления, элемент ИЛИ. 18, счетчик 19 кода адреса,оперативное запоминающее устройство 20, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 21, выходной блок 22, управляющую шину 23, выход 24 устройства , управляющую шину 25 Чтение/Запись , шину 26 сигнала смены кода адреса и шину 27 кода адреса, 3 з.п. ф-лы, 4 ил. с сл

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19>SU(Ii)

Ш 4 Н 03 М 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3952198/24-24 (22) 13.09.85 (46) 30.01.87, Бюл. М 4 (72) Ю.В.Мамонов, P.Á,Ìàçåïà и М,В.Мелень (53) 681.326.7(088.8) (56) Авторское свидетельство СССР

402870, кл. С 06 F 11/08, 1971, Авторское свидетельство СССР

Ф 622086, кл . G 06 F 11/08, 1976. (54) УСТРОЙСТВО ДЛЯ КОДИРОВАНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано в запоминающих системах, выполненных на функциональных узлах с большой степенью интеграции. Целью изобретения является повышение достоверности считываемой информации. Устройство для кодирования содержит информационный регистр 1, входы 2 устройства, элементы И 3 и 4 соответственно первой и второй групп, группу элементов ИЛИ 5,блок

6 сумматоров по модулю два, контрольный регистр 7, регистр 8 прямого кода, блок 9 сравнения, элемент ИЛИ

10, регистр 11 ошибок, первый 12 и второй 13 формирователи сигналов кратности ошибок, первый 14, второй

15 и третий 16 элементы И, блок 17 управления, элемент ИЛИ tR счетчик

19 кода адреса, оперативное запоминающее устройство 20, элемент ИСКЛЮЧАЮЩЕЕ KIN 2 1, выходной блок 22, управляющую шину 23, выход 24 устройства, управляющую шину 25 Чтение/Запись, шину 26 сигнала смены кода адреса и шину 27 кода адреса, 3 s.n. A-лы, 4 ил.

1 12872

Изобретение относится к вычислительной технике и может быть исполь зовано в запоминающих системах, выполненных на функциональных узлах с большой степенью интеграции. 5

Целью изобретения является повышение достоверности считываемой информации.

На фиг.t приведена структурная 10 схема устройства для кодирования; на фиг.2, 3 и 4 — примеры выполнения соответственно формирователя сигналов кратности ошибок, блока управления и выходного блока. 15

Устройство для кодирования (фиг. 1) содержит информационный регистр 1, выходы 2 устройства, элементы 3 и

4 И соответственно первой и второй групп, группу элементов 5 ИЛИ, блок

6 сумматоров по модулю два, контрольный регистр 7, регистр 8 прямого кода, блок 9 сравнения, элемент

10 ИЛИ, регистр 11 ошибок, первый 12 и второй 13 формирователи сигналов кратности ошибок, первый 14, второй

15 и третий 16 элементы И, блок 17 управления, элемент 18 ИЛИ, счетчик

19 кода адреса, оперативное запоминающее устройство 20, элемент 2 1 ИС- ЗО

КЛЮЧАКЖ(ЕЕ ИЛИ, выходной блок 22, управляющую шину ?3, выход 24 устройства, управляющую шину 25 "Чтение/Запись", шину 26 сигнала смены кода адреса и шину 27 кода адреса.

Формирователь сигналов кратности ошибок (фиг. 2) содержит элементы

28 — 31 ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы

32 — 34 И, мажоритарный элемент 35, элементы 36 и 37 ИЛИ, элемент 38 ЗА- 10

ПРЕТ и D-триггеры 39 и 40.

Схема управления (фиг. 3) содержит элемент 41 ИСКЛЮЧАХЩЕЕ ИЛИ, элемент

42 ИЛИ-НЕ, первый 43 — пятый 47 элементы ИЛИ, генератор 48 импульсов, первый 49 — третий 51 RS-триггеры, первый 5?. - десятый 61 элементы И и счетчик 62 импульсов.

Р ыходной блок (фиг .4) содержит регистр 63, элементы 64 и 65 И соот- 5п ветственно первой и второй группы, инвертор 66, группу элементов 67 ИЛИ, блок 68 сумматоров по модулю два,эле— мент 69 ИЛИ-НЕ, дешифратор 70 и элементы 71 И третьей группы.

Счетчик 19 кода адреса представляет собой обычный счетчик импульсов, позволяющий осуществлять обращение к ячейкам оператинного запоминающего устройства как по коду, поступающему по шине 27 кода адреса, так н по сигналу смены кода адреса в режиме последовательного обращения к ячейкам данного запоминающего устройстна, Устройстно для кодирования работает следующим образом.

В исходном состоянии RS-триггеры

49 и 50 блока 17 управления находятся в нулевых состояниях, a RS-триггера 51 высокий уровень напряжения,соответствующий логической единице,поступает на первый выход схемы 17 управления, а с его инверсного выхода низкий уровень напряжения, соответствующий логическому нулю, поступает на второй выход схемы 17 упранления, Далее сигнал с первого выхода схемы 17 управления поступает на вторые входы элементов 3 И первой группы, вследствие чего последние открыты по вторым входам, При кодировании информационное слово по входу 2 запоминается в информационном регистре 1. С прямых выходов последнего информационное слово через элементы 3 И первой группы и группу элементов 5 ИЛИ поступает на входы блока 6 сумматоров по модулю два. Последний осуществляет кодирование информационного слова в соответствии с кодом Хэмминга. !

Закодированное информационное слово запоминается в контрольном регистре 7, откуда оно записывается в адресуемую ячейку оперативного запоминающего устройства 20, а затем считывается на регистр 8 прямого кода. При этом управляющий сигнал

"Запись" (низкий уровень напряжения) поступает на первый вход схемь| 17 управления и далее через элемент

41 ИСКЛЮЧАКЩЕЕ ИЛИ на единичный вход RS-триггера 49, устанавливая

erо в единичное состояние, Сигнал с прямого выхода RS-триггера 49 поступает на второй вход элемента

52 И, разрешая тем самым прохождение импульсов с выхода генератора

48 через элементы 52 И и 43 ИЛИ на счетный вход счетчика 62 импульсов.

С поступлением второго импульса на счетный вход последнего на втором его выходе появится положительный импульс, который через элемент

55 И и элемент 44 ИЛИ поступает на третий выход схемы 17 управления, С третьего выхода последней импульс

1287294 поступает на управляющий вход схемы 9 контроля. Причем промежуток времени между поступлением управляющего импульса "Запись| и импульсов на третьем выходе схемы 17 управления должен быть меньше времени до появления считанного информационного слова на выходах регистра 8 прямого кода.

По сигналу, поступающему с третьего выхода схемы 17 управления на управляющий вход блока 9 сравнения, в последней происходит поразрядное сравнение записанного и считанного информационных слоь. При этом на выходах блока 9 сравнения сигнал

"1" появляется в тех разрядах, в которых отсутствует совпадение указанных информационных слов. В случае их совпадения, что свидетельствует об отсутствии отказов в адресуемой ячейке оперативного запоминающего устройства 20, сигнал на выходе блока 9 сравнения отсутствует и на выходе элемента 1 0 ИЛИ дальше поддерживается низкий уровень напряжения, соответствующий логическому нулю.

С поступлением четвертого импульса на счетный вход счетчика 62 на

его третьем выходе появляется импульс, который через элемент 56 И поступает на четвертый выход схемы

17 управления и далее на первый управляющий вход формирователя 12 сиг- 35 налов кратности ошибок. Если ошибки в считанном информационном слове отсутствуют, то на обоих выходах формирователя 12 сигналов кратности ошибок подцерживаются низкие уровни 40 напряжения.

С поступлением шестого импульса на счетный вход счетчика 62 на втором и третьем выходах появляются импульсы, открывающие элемент 57 И по обоим входам. При этом на выходе последнего появляется импульс, который поступает через элемент 42 ИЛИНЕ на нулевой вход RS-триггера 49, gp возвращая его в нулевое состояние, и через элемент 45 ИЛИ вЂ” на пятый выход схемы управления и далее — на первый вход элемента 21 ИСКЛЮЧАК61ЕЕ

ИЛИ. При этом на выходе последнего устанавливается низкий уровень напряжения, так как он открыт по третьему входу высоким уровнем напряжения,который поступает на управляющий вход оперативного запоминающего устройства 20. Таким образом, в адресуемую ячейку последнего запишется информационное слово со всеми контрольными разрядами, С установкой RS-триггера 49 в нулевое состояние прекращается прохождение импульсов на счетный вход счетчика 62.

Если же в адресуемой ячейке оперативного запоминающего устройства

20 имеются отказы, искажающие информационное слово, то на соответствующих входах блока сравнения появляются сигналы, которые через элемент

10 ИЛИ поступают на тактовый вход регистра 11 ошибок, в котором запоминаются отказавшие разряды адресуемой ячейки, и на второй вход схемы

17 управления. С поступлением импульса на второй вход последней RSтриггер 50 устанавливается в единичное состояние, разрешая тем самым прохождение импульсов с выхода генератора 48 через элементы 53 И и 43 ИЛИ на счетный вход счетчика 62, а

RS-триггер 51 устанавливается в нулевое состояние. При этом на первом выходе схемы 17 управления устанавливается низкий уровень напряжения, который поступает на вторые входы элементов 3 И первой группы, запрещая тем самым поступление прямого кода информационного слова на входы блока 6 сумматоров по модулю два, а на втором выходе устанавливается высокий уровень напряжения. Сигнал с второго выхода схемы 17 управления поступает на первый контрольный вход контрольного регистра 7, в соответствующий разряд которого запишется

"1", и на первые входы элементов 4

И второй группы, разрешая тем самым поступление инверсного кода информационного слова через элементы 4 И второй группы и группу элементов

5 ИЛИ на входы блока 6 сумматоров по модулю два. Последний осуществляет кодирование кода информационного слова в соответствии с кодом Хэммин-. га. Закодированное инверсное информационное. слово запоминается в контрольном регистре 7.

С поступлением четвертого импульса на счетный вход счетчика 62, как и ранее, на четвертом выходе схемы

17 управления появляется импульс, который поступает на первый управляю1287294

f0 щий вход формирователя 12 сигналов кратности ошибок. Если в считанном прямом информационном слове имеется однократная ошибка, то на выходе элемента 31 ИСКЛЮЧАЮЩЕЕ ИЛИ появляется сигнал (высокий уровень напряжения), который через элемент 38 "Запрет" поступает на информационный вход

D-триггера 39. С приходом импульса на первый управляющий вход формирователя 12 сигналов кратности ошибок 0-триггер 39 устанавливается в единичное состояние и на первом выходе данного формирователи устанавливается высокий уровень напряжения, свидетельствующий о наличии в считанном прямом информационном слове однократной ошибки.

Если же в считанном прямом информационном слоне имеется многократная ошибка (больше 1), то на выходе мажоритарного элемента 35 или элемента 36 ИЛИ данного формирователя появится высокий уровень напряжения, который через элемент 37 ИЛИ поступает на информационный вход D-триггера 40. Как и в предыдущем случае, с прихо ом импульса на первый управляющий вход формирователя 12 сигналов кратности ошибок D-триггер 40 установится в единичное состояние и на втором выходе данного формирователя установится высокий уровень напряжения, свидетельствующий о наличии в считанном прямом информационном слове многократной ошибки.

С поступлением шестого импульса на счетный вход счетчика 62 на втором и третьем выходах последнего установятся высокие уровни напряжения, в результате чего на выходе элемента 57 И появится импульс, который через элемент 42 ИЛИ-НЕ поступает на нулевой вход RS-. òðèããåðà 49, устанавливая его в нулевое состояние, и через элемент 45 ИЛИ вЂ” на первый вхоД элемента 21 ИСКЛЮЧАЮЩЕЕ ИЛИ.

При этом на выходе последнего устанавливается низкий уровень напряжения, и закодированное инверсное информационное слово запишется в адресную ячейку оперативно",î запоминающего устройства 20, С поступлением восьмого импульса на счетный вход счетчика 62 элемент

57 И закроется по обоим входам и на его выходе установится низкий уровень

ЗС

55 напряжения, в результате чего на пятом выходе схемы 17 управления установится низкий уровень напряжения, а инверсное информационное слово считается на регистр 8 прямого кода.

С поступлением десятого импульса на счетный вход счетчика 62 элемент

58 И схемы 17 управления откроется по обоим входам и на выходе указанного элемента появится импульс, который через элемент 44 ИЛИ поступает на третий выход схемы t7 управления и далее на управляющий вход блока 9 сравнения. Теперь уже в блоке 9 управления осуществляется поразрядное сравнение записанного и считанного инверсных кодов информационного слова. В случае совпадения указанных кодов, что свидетельствует об устранении имеющихся отказов инвертированием, на выходе элемента 10 ИЛИ сигнал отсутствует.

В дальнейшем в режиме считывания информации из оперативного запомина" ющего устройства 20 на управляющей шине 23 поддерживается высокий уровень напряжения, открывающий по третьему входу элементы 64 и 65 И соответственно первой и второй групп выходного блока 22. Информация при этом считывается на регистр 8 прямого кода, откуда она поступает на информационные входы выходного блока 22 и далее запоминается в регистре 63.Кроме того, с первого контрольного выхода регистра 8 прямого кода сигнал, записанный ранее по первому контрольному входу контрольного регистра 7, поступает на первый управляющий вход выходного блока. Если в адресуемую ячейку оперативного запоминающего устройства было записано инверсное информационное слово, то из первого контрольного выхода регистра 8 прямого кода на первый управляющий вход выходного блока 2? поступает сигнал, соответствующий логической "1", в результате чего элементы 65 И второй группы откроются по вторым входам и информационное слово с инверсных выходов регистра 63 (таким образом осуществилась инверсия считанного слова) через элементы 65 И второй группы и группу элементов ИЛИ 67 поступает на входы блока 68 сумматоров по модулю два. В последнем осушдствляется проверка в соответствии с кодом Хэмминга считанного слова.

1287294

При отсутствии ошибки в информапионном слове, поступившем на входы блока 68 сумматоров по модулю два, на выходах последнего во всех разрядах установятся "0", в результате чего на выходе элемента 69 ИЛИ-НЕ установится высокий уровень напряжения, открывающий элементы 71 И третьей группы по вторым входам, разрешая прохождение считанного информационного слова на выходы 24 устройства.

Если же в адресуемую ячейку оперативного запоминающего устройства

20 был записан прямой код информационного слова,то из первого контрольного выхода регистра 8 прямого кода на первыи управляющии вход выходного блока 22 поступит низкий уровень напряжения, соответствующий логическому нулю, в результате чего элементы 65 И второй группы закроются по вторым входам, а элементы 64 И первой группы откроются по вторым входам. В данном случае информация с прямых выходов регистра

63 поступает на выходы 24 устройства.

Если и при считывании инверсного кода информационного слова на выходах схемы 9 контроля формируются сигналы, что свидетельствует о наличии в адресуемой ячейке отказов, характер которых совпадает с текущим значением соответствующих разрядов прямого кода информационного слова, то сигнал, как и в первом случае, с выхода элемента 10 ИЛИ поступает на тактовый вход регистра 11 ошибок, где по данному сигналу запоминаются отказавшие разряды, и на второй вход схемы 17 управления.

При этом RS-триггер 50 продолжает находиться в единичном состоянии, а RS-триггер 51 — в нулевом состоянии. Информация с выходов регистра 11 ошибок поступает на информационные входы формирователя 13 сигналов кратности ошибок, где, как раньше в формирователе 12 сигналов кратности ошибок, определяется кратность ошибки в считанном инверсном коде информационного слова.

С поступлением двенадцатого импульса на счетный вход счетчика 62 на третьем и четвертом его выходах появятся сигналы, которыми элемент

60 И откроется по обоим входам и на его выходе установится высокий

40 уровень напряжения. Сигнал с выхода элемента 60 И поступает на шестой выход схемы 17 управления и далее на первый управляющий вход формирователя 13 сигналов кратности ошибок. При этом в зависимости от кратности ошибки в считанном инверсном коде информационного слова «а соответствующем выходе формирователя 13 сигналов кратности ошибок появится сигнал, свидетельствующий о наличии либо однократной, либо многократной ошибки.

При этом возможны следующие случаи: кратность ошибки, полученная при считывании прямого кода информационного слова, равна кратности ошибки, полученной при считывании инверсного кода информационного слова, и не больше 1 кратность ошибки, полученная при считывании прямого кода информационного слова, больше кратности ошибки, полученной при считывании инверсного кода информационного слова,при этом кратность ошибки, полученная при считывании инверсного кода информационного слова, не больше 1; кратность ошибки, полученная при считывании прямого кода информационного слова, равна 1 и меньше кратности ошибки, полученной при считывании инверсного кода информационного слова; кратность ошибки, полученная как при считывании прямого, так и инверсного кодов информационного слова, больше 1.

В первом случае, когда при считывании как прямого, так и инверсного кодов информационного слова имеются однократные ошибки, сигналы с первых выходов формирователей 12 и 13 сигналов кратности ошибок поступают на входы элемента 14 И, и на выходе последнего формируется импульс, который поступает на четвертый вход схемы 17 управления и далее через элемент 47 ИЛИ вЂ” на единичный вход RSтриггера 51, устанавливая его в единичное состояние. Сигналы с прямого и инверсного выходов RS-триггера 51 поступают соответственно на первый и второй выходы схемы 17 управления.

Сигналы с первого выхода схемы 17 управления поступают на вторые входы элементов 3 И первой группы, разре9 1287294 i0 шая прохождение прямого кода информационного слова через элементы 3 И первой группы и группу элементов 5

ИЛИ на входы блока 6 сумматоров по модулю дна, а с второго выхода сигнал 5 (низкий уровень напряжения) поступает на первые входы элементов 4 И второй группы, запрещая тем самым прохождение инверсного кода информационного слова через элементы 4 И второй группы и группу элементов 5 ИЛИ на входы блока 6 сумматоров по модулю два, и на первый контрольный вход контрольного регистра 7, в соответствующий разряд которого запишется "0 .

Блок 6 сумматоров по модулю два осуществляет кодирование прямого кода информационного слова в соответствии с кодом Хэмминга, и контрольное слово запишется в контрольный регистр 7.

С поступлением четырнадцатого импульса на счетный вход счетчика 62 схемы 17 управления на втором — чет25 вертом выходах укаэанного счетчика появляются сигналы, которые поступают на входы элемента 59 И, в результате чего на выходе последнего установи-.ñÿ высокий уровень напряжения, Сигнал с выхода элемента 59 И

30 поступает .на второй вход элемента

54 И и через элемент 45 ИЛИ вЂ” на пятый выход схемы 17 управления. С указанного выхода сигнал поступает на первый вход элемента 21 ИСКЛЮЧАЮЩЕЕ

ИЛИ, в результате чего на его выходе установится низкий уровень напряжения (так как на третьем его входе присутствует высокий уровень напряжения) и прямой код информа40 ционного слова запишется в адресуемую ячейку оперативного запоминаюшего устройства 20. L

В дальнейшем при считывании информационного слова с данной ячейки оно, как и ранее, поступает с выхода регистра 8 прямого кода на ифнормационные входы выходного блока 22 и далее запоминается в регистре 63.

Поскольку в данную ячейку ранее был записан прямой код информационного

Ъ слова, то с первого контрольного выхода регистра 8 прямого кода на первый управляющий вход выходного блока 22 поступит низкий уровень напряжения, соответствующий логическому нулю, в результате чего данное слово с прямых выходов регистра 63 поступает через элементы 64 И первой группы и элементы 67 ИЛИ на входы блока 68 сумматоров по модулю два.

Так как прямой код информационного слова ранее был записан в данную ячейку с ошибкой, то на выходе блока 68 сумматоров по модулю два сформируется соответствующий код, который поступает на входы элемента 69

ИЛИ-HF. и на входы преобразователя 70 двоичного кода в десятичный. При этом на выходе элемента 69 ИЛИ-НЕ устанавливается низкий уровень напряжения, запрещающий поступление считанного слова на выходы 24 устройства, а на выходе преобразователя 70 двоичного кода в десятичный в соответствующем разряде формируется сигнал логической "1", который поступает на инвертирующий вход соответствующего разряда регистра 63, корректируя таким образом считанное слово. Теперь уже на выходе элемента 69 ИЛИ-НЕ устанавливается высокий уровень напряжения и информация. с прямых выходов регистра 63 через элементы 64 И первой группы, группу элементов 67 ИЛИ и элементы .71 третьей группы поступает на выходы 24 устройства.

С поступлением пятнадцатого импульса на счетный вход счетчика 69 схемы 17 управления элемент 54 И откроется по обоим входам, в результате чего на его выходе появится импульс, который через элемент 46 ИЛИ поступает на нулевой вход RS-триггера 50, возвращая его тем самым в нулевое состояние. С установкой RSтриггера 50 в нулевое состояние прекращается поступление импульсов с выхода генератора 48 на счетный вход счетчика 62.

Во втором случае, когда при считывании прямого кода информационного слона обнаружена многократная ошибка, а при считывании инверсного кода того же информационного слова,обнаружена однократная ошибка, триггер

51 схемы 17 управления продолжает находиться в нулевом состоянии и в адресуемую ячейку оперативного запоминающего устройства 20 запишется инверсный код информационного слова.

Затем при считывании информации из данной ячейки однократная ошибка скорректируется в выходном блоке 22 и считанное слово проинвертируется сигналом, поступающим с первого кон1287294!

2 трольного выхода регистра 8 прямого кода на первый управляющий вход выходного блока 22, Таким образом, на выход 24 устройства поступит информационное слово, 5 не искаженное отказами в адресуемой ячейке оперативного запоминающего устройства 20.

В третьем случае, когда при считывании прямого кода информационного слова обнаружена однократная ошибка, а при считывании инверсного кода этого же слова †многократная ошибка, сигналы с первого и второго выходов формирователе соответственно 12 и 13 сигналов кратности ошибок поступают на входы элемента 15 И, в результате чего на его выходе формируется импульс, который поступает на пятый вход схемы 17 управления. С пятого входа схемы 17 управления импульс через элемент 47 KIN поступает на единичный вход RS-триггера 51, устанавливая его в единичное состояние.

При этом высокий уровень напряжения с прямого выхода указанного триггера поступает на первый выход схемы 17 управления, а низкий уровень напряжения с инверсного выхода поступает на второй выход схемы 17 управления. В

ЗО этом случае на входы блока 6 сумматоров по модулю два поступает прямой код информационного слова, где оно кодируется в соответствии с кодом

Хэмминга и затем запоминается в контрольном регистре 7. С приходом четырнадцатого импульса на счетный вход счетчика 62 схемы 17 управления данное закодированное информационное слово запишется в адресуемую ячейку оперативного запоминающего устройства 20.

В дальнейшем при считывании информации из данной ячейки имеющая 45 место однократная ошибка скорректируется в выходном блоке 22 °

В четвертом случае, когда кратность ошибки как при считывании прямого, так и инверсного кодов информационного слова, больше 1, сигналы с вторых выходов формирователей 12 и 13 сигналов кратности ошибок поступают на входы элемента 16 И, в результате чего на его выходе формируется импульс, который поступает на второй контрольный вход контрольного регистра 7, в соответствующий разряд которого запишется "1", и на шестой вход схемы 17 правления с шестого входа последней импульс поступает на второй вход элемента

63 И.

С приходом пятнадцатого импульса на счетный вход счетчика 64 на выходе элемента 56 И формируется импульс, который через элемент 48 ИЛИ поступает на нулевой вход RS-триггера 52, возвращая его в нулевое состояние, и через элемент 63 И (так как на втором его входе поддерживается высокий уровень напряженил, поступающий с выхода элемента 16 И) на седьмой выход 75 схемы 17 управления и далее через элемент 18 ИЛИ поступает на счетный вход датчика

19 кода адреса, в результате чего меняется код адресуемой ячейки, и через элемент 21 ИСКЛЮЧАЮЩЕЕ ИЛИ— на управляющий вход оперативного запоминающего устройства 20, в результате чего данное информационное слово запишется уже по новому адресу.

Кроме того, сигнал с выхода элемента 63 И поступает через элемент 43

ИСКЛЮЧАЮЩЕЕ ИЛИ на единичный вход

RS-триггера 51.

В дальнейшем процесс функционирования устройства для кодирования повторяется.

Формула и з о б р е т е н и я

1. Устройство для кодирования, содержащее информационный регистр, первые входы которого являются входами устройства, первые выходы подключены к первым входам первой группы элементов И, выходы которой соединены с первыми входами группы элементов ИЛИ, выходы которой подключены к соответствующим входам блока сумматоров по модулю два, выходы которого соединены с информационными входами контрольного регистра. регистр прямого кода, первые выходы которого подключены соответственно к первым входам блока сравнения, выходы которого соединены с соответствующими входами многовходового элемента ИЛИ, и вторую группу элементов

И, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности кодирования, в него введены блок оперативной памяти, выходы которого соединены с входами регистра прямого кода, счетчик кода адреса, регистр

1287294

14 ошибок, формирователи сигналов кратности ошибок, элементы И, элементы

ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, блок управления и выходной блок, информационные входы регистра ошибок подключены к выходам блока сравнения, выходы регистра ошибок соединены с соответствующими информационными входами первого и второго формирователей сигналов кратности ошибок, 10 первый выход первого формирователя сигналов кратности ошибок соединен с первыми входами первого и второго элементов И, второй выход — с первым входом третьего элемента И, первый выход второго формирователя сигналов кратности ошибок соединен с вторым входом первого элемента И, второй выход — с вторыми входами второго и третьего элементов И, первый 20 вход блока управления является входом управляющей шины Чтение/Запись", первый выход блока управления соединен с вторыми входами элементов И первой -группы, второй выход соединен 25 с первымивходами элементов И второй группы и с первым контрольным входом контрольного регистра, третий выход соединен с вторым входом блока сравнения, четвертый выход соединен с ЗО первым управляющим входом первого формирователя сигналов кратности ошибок, пятый выход — с первым выходом элемента ИСКЛЮЧАНМЦЕЕ ИЛИ, шестой выход — с первым управляющим входом второго формирователя сигналов кратности ошибок, седьмой выход соединен с первым входом элемента ИЛИ и с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход третьего элемента И соединен щ с вторым контрольным входом контрольного регистра и вторым входом блока управления, инверсные выходы информационного регистра соединены с вторыми входами элементов И второй груп-45 пы, второй выход регистра прямого кода соединен с первым управляющим входом выходного блока, третий выход— с вторым входом элемента ИЛИ, выход которого соединен с установочным вхо- -0 .дом регистра ошибок, вторыми управляющими входами первого и второго формирователей сигналов кратности ю ошибок и счетным входом счетчика кода адреса, информационные входы которого являются входами кода адреса, выходы счетчика кода адреса соединены с адресными входами блока оперативной памяти, управляющий вход которого соединен с Hbt>:îäoì элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого является входом "Чтение/Запись устройства, третий вход элемента

ИЛИ является входом сигнала кода адреса, информационные входы выходного блока подключены к первым выходам регистра прямого xoäà., второй управляющий вход выходного блока является управляющим входом устройства, выходы являются выходами устройства, выходы контрольного регистра соединены с информационными входами блока оперативной памяти и третьими входами блока сравнения, выход многовходового элемента ИЛИ подключен к управляющему входу регистра ошибок и третьему входу блока управления, выходы первого и второго элемента И подключены соответственно к четвертому и пятому входам блока управления, шестой вход которого является входом сигнала кода смены адреса.

2. Устройство по п. I, о т л и ч а ю щ е е с я тем, что формирователь сигналов кратности ошибок содержит элементы ИСКЛЮЧАЮЩЕЕ ИЛИ,элементы И, мажоритарный элемент,элементы ИЛИ, элемент ЗАПРЕТ и триггеры, входы первого, второго и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и первого, второго и третьего элементов

И объединены соответственно и подключены к соответствующим входам формирователя сигналов кратности ошибок, выходы первого, второго и третьего элементов ИСКЛЮЧАЮЩЕЕ HlIH соединены с соответственно объединенными входами четвертого элемента

ИЛИ и мажоритарного элемента, выходы элементов И соединены с соответствующими входами первого элемента

ИЛИ; выход которого подключен к первому входу второго элемента ИЛИ и инверсному входу элемента ЗАПРЕТ, прямой вход которого соединен с выходом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход элемента ЗАПРЕТ соединен с D-выходом первого триггера, выход мажоритарного элемента подключен к второму входу второго элемента ИЛИ, выход которого соединен с

С-входом второго триггера и является тактовым входом формирователя, R-входы первого и второго триггеров объединены и являются установочным

1287294

16 входом формирователя, выходы триггеров являются соответствующими выходами формирователя.

3. Устройство по п.1, о т л и — 5 ч а ю щ е е с я тем, что блок управления содержит элемент ИСКЛЮЧА1НЩЕЕ

KIN, элемент ИЛИ-НЕ, элементы ИЛИ, элементы И, триггеры, счетчик и генератор импульсов, выход которого соединен с первыми входами первого и второго элементов И, выходы которых соединены соответственно с первым и вторым входами первого элемента

ИЛИ, выход которого подключен к счетному входу счетчика импульсов, первый выход которого соединен с первым входом третьего элемента И, прямой выход первого триггера соединен с вторым входом первого элемента И и первыми входами четвертого и пятого элементов И, второй выход счетчика импульсов подключен к первым входам шестого, седьмого, восьмого элемен25 тон И и второму входу четвертого элемента И, выход которого подключен к первому входу второго элемента ИЛИ, третий выход счетчика импульсов соединен с вторыми входами пятого, aieстого, восьмого элементов И и с первым входом девятого элемента И, четвертый выход счетчика импульсов соединен с вторыми входами седьмого и девятого элементов И и с третьим входом восьмого элемента И, выход седь- 35 мого элемента И соединен с вторым входом второго элемента ИЛИ, выход шестого элемента И соединен с первым входом элемента ИЛИ-НЕ и первым входом третьего элемента ИЛИ, выход вось.4О мого элемента И подключен к второму входу третьего элемента ИЛИ и второму входу третьего элемента И, выход которого соединен с первым входом четвертого элемента ИЛИ и первым 45 входом десятого элемента И, выход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с S-нходом первого триггера, выход элемента ИЛИ-НЕ подключен к R-входу первого триггера, выходы четвертого и пятого элементов

ИЛИ подключены соответственно к Rвходу и S-нходу второго и третьего триггеров, выход второго триггера 55 соединен с вторым входом второго элемента И, вторые вхопы элемента

ИСКЛЮЧАЮТ(ЕЕ ИЛИ и десятого элемента

И являются первым и вторым входами блока управления, S-вход второго триггера и R-вход третьего триггера объединены и являются третьим входом блока управления, вторые входы элемента ИЛИ-IIE и четвертого элемента ИЛИ, первый вход пятого элемента ИЛИ, R-вход счетчика объединены и являются четвертым входом блока управления, второй и третий нход пятого элемента

ИЛИ являются соответственно пятым и шестью входами блока управления,прямой и инверсный выходы третьего триггера являются соответственно первым и вторым выходами блока управления, выходы второго элемента ИЛИ, пятого элемента И, третьего элемента ЕЛИ, девятого и десятого элементов И являются соответстненно третьим, четвертым, пятым шестым и седьмым выходами блока управления, 4. Устройство по п.1, о т л и ч а ю щ е е с я тем, что выходной блок содержит блок сумматоров по модулю два, элемент ИЛИ-НЕ, элемент

НЕ, группу элементов ИЛИ, группы элементов И и регистр, информационные входы которого являются информационными входами блока, прямые и инверсные выходы регистра соединены с первыми входами элементов И соответственно первой и второй групп,вторые входы элементов И второй. группы объединены с входом инвертора и являются первым управляющим входом блока, выход инвертора соединен с вторыми входами элементов И первой группы, третьи входы элементов И первой и второй групп объединены и являются вторым управляющим входом блока, выходы элементов И первой и второй групп соединены с входами группы элементов ИЛИ, выходы которой соединены с первыми входами элементов И третьей группы, с входами блока сумматоров по модулю два, выходы которого соединены с входами дешифратора и входами элемента ИЛИ-НЕ, выход которого соединен с вторыми входами элементов И третьей группы, выходы дешифратора соединены с соответствующими инвертирующими входами регистра, выходы элементов И третьей группы являются выходами блока.

1287294

128729 i

Составитель О.Тюрина

Редактор А.Долинич Техред Л.Сердюкова, Корректор С,Черни

Заказ 271

Тираж 922 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.ч/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4