Устройство для вычисления модуля комплексного числа

 

Изобретение относится к области вычислительной техники и может быть применено в специализированных вычислителях в системах цифровой обработка сигналов. Целью изобретения является повышение точности за счет использования операций с плавающей точкой. Устройство содержит первый 1 и второй 2 входные регистры, первый блок 3 памяти порядка квадрата аргумента, первый блок 4 памяти мантиссы квадрата аргумента, второй блок 5 памяти порядка квадрата аргумента , второй блок 6 памяти мантиссы квадрата аргумента, вычитатель 7, схему 8 сравнения, первый коммутатор 9, второй коммутатор 10, третий коммутатор 11, первый сдвигатель 12, сумматор 13, блок 14 памяти квадратного корня аргумента, второй сдвигатель 15. Операции возведения в квадрат и извлечения квадратного корня реализуются на блоках памяти, обработка мнимой и действительной частей комплексного числа осуществляется с представлением чисел в формате с плавающей точкой. 1 ил; ю (Л ю QD сл 00 оо

СОЮЗ СОВЕТСНИХ

СО@4АЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) (S1) q G 06 F 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АBTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3961363/24-24 (22) 04. 10. 85 (46) 07.03.87. Вюл. ¹ 9 (?2) А.М.Плигин и N.Â.Øêàäèí (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 546890, кл. G 06 F 15/34, 1977, Авторское свидетельство СССР

¹ 1070544, кл. С 06 F 7/49, 1984. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ МОДУЛЯ КОМПЛЕКСНОГО ЧИСЛА (57) Изобретение относится к области вычислительной техники и может быть применено в специализированных вычислителях в системах цифровой обработки. сигналов. Целью изобретения является повышение точности за счет использования операций с плавающей точкой. Устройство содержит первый

1 и второй 2 входные регистры, первый блок 3 памяти порядка квадрата аргумента, первый блок 4 памяти мантиссы квадрата аргумента, второй блок 5 памяти порядка квадрата аргумента, второй блок 6 памяти мантиссы квадрата аргумента, вычитатель

7, схему 8 сравнения, первый коммутатор 9, второй коммутатор 10, третий коммутатор 11, первый сдвигатель

12, сумматор 13, блок 14 памяти квадратного корня аргумента, второй сдвигатель 15. Операции возведения в квадрат и извлечения квадратного корня реализуются на блоках памяти, обработка мнимой и действительной частей комплексного числа осуществляется с представлением чисел в формате с плавающей точкой. 1 ил.

Изобретение относится к вычислительной технике и может быть использовано в специализированных устройствах цифровой обработки сигналов.

Целью изобретения является повышение точности за счет использования операций с плавающей точкой.

На чертеже представлена функциональная схема предлагаемого устройства.

fO

Устройство для вычисления модуля комплексного числа содержит первый и второй 2 входные регистры„ первый блок 3 памяти порядка квадрата аргумента, первый блок 4 памяти мантиссы квадрата аргумента, второй блок 5 памяти порядка квадрата аргумента, второй блок б памяти мантиссы квадрата аргумента,, вычитатель 7, схему

8 сравнения, первый коммутатор 9, второй коммутатор 10,. третий коммутатор 11, первый сдвигатель 12, сумматор 13, блок 14 памяти квадратного корня аргумента, второй сдвигатель

15. Работа устройства основывается на использовании операций с плавающей запятой.

Устройство работает следующим образом. а-. 30

Во входные регистры 1 и 2 принимаются разрядные коды абсолютных значений действительной и мнимой частей комплексного числа. Содержимое регистров поступает на входы бло- З ков вычисления мантиссы и порядка квадрата числа, представляющих собой блоки 3 — 6 памяти с записью необходимых функций. Значения порядков квадрата числа поступают на схему 8 сравнения и вычитатель 7, которые формируют управляющие сигналы для дальнейших операций. Управляющий сигнал с выхода схемы 8 сравнения поступает на управляющие входы коммутаторов 9 — 11. При этом первый коммутатор 9 пропускает на вход сумматора 13 мантиссу числа а наибольшим порядком, а коммутатор 10 пропускает на вход сумматора через первый сдвигатель 12 мантиссу с наименьшим порядком. Первый сдвигатель 12 осуществляет сдвиг мантиссы наименьшего числа на величину модуля разности порядков и тем самым приводит мантис- 55 су второго числа с наименьшим порядком к порядку второго числа. После выполнения операции суммирования результат с выхода сумматора 13 поступает на вход блока |мчи: fr вп» r,в. д ратного корня, представ. тяющего сс б 11 блок 14 памяти с записhK функций квадратного корня. Результат вычис— ления на выходе блока 14 памяти является мантиссой модуля комплексного числа. Порядок модуля комплексного числа определяется третьим коммутатором 11, который пропускает на выход наибольшее из двух входных чисел со сдвигом на один разряд вправо, что соответствует делению порядка числа на два. Второй сдвигатель 15 осуществляет сдвиг мантиссы модуля комплексного числа влево на величину полученного на выходе третьего ком мутатора 11 порядка, что приводит при использовании фиксированных разрядов на выходе второго сдвигателя 15 к преобразованию выходного результата в формат с фиксированной запятой.

Формула изобретения

Устройство для вычисления модуля комплексного числа, содержащее два входных регистра, два коммутатора, схему сравнения и сумматор, причем информационные входы первого и второго входных регистров соединены с входами соответственно действительной и мнимой части комплексного числа устройства, выход признака "первый аргумент больше второго" схемы сравнения соединен с управляющими входами первого и второго коммутаторов„ выход первого коммутатора соединен с входом первого слагаемого сумматора, отличающееся тем., что, с целью повышения точности за счет использования операций с плавающей точкой, в него дополнительо введены два блока памяти мантиссы вадрата аргумента, два блока памяти порядка квадрата аргумента, вычитатель, третий коммутатор, два сдвигателя и блок памяти квадратного корня аргумента, причем выход первого входного регистра. соединен с адресными входами первых блоков памяти мантиссы квадрата аргумента и .порядка квадрата аргумента, выход второго входного регистра соединен с адресными входами вторых блоков памяти мантиссы квадрата аргумента и порядка квадрата аргумента, выход первого блока памяти порядка квадрата аргумента соединен с первым информационным вхоСоставитель С.Куликов

Редактор И.Шулла Техред Л.Сердюкова Корректор Л.Пилипенко

Заказ 6)8/55 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r.Óæãîðîä, ул.Проектная, 4 дом третьего коммутатора, с входом уменьшаемого вычитателя и с входом первого аргумента схемы сравнения, выход второго блока памяти порядка квадрата аргумента соединен с вторым информационным входом третьего коммутаторЫ, с входом вычитаемого вычитателя и с входом второго аргумента схемы сравнения, выход первого блока памяти мантиссы квадрата аргумента соединен с первыми информационными входами первого и второго коммутаторов, вторые информационные входы первого и второго коммутаторов соединены с выходом второго блока памяти мантиссы квадрата аргумента, управляющие входы первого и второго коммутаторов соединены с управляющими входами третьего коммутатора, выход третьего коммутатора соединен с сдвигом на один разряд в сторону младших разрядов с входом задания величины сдвига второго сдвигателя, выход модуля результата вычитателя соединен с входом задания величины сдвига первого сдвигателя, информационный вход и выход которого соединены соответ10 ственно с выходам второго коммутатора и с входом второго слагаемого сумматора, выход которого соединен с адресным входом блока памяти квадратного корня аргумента, выход которого соединен с информационным входом второго сдвигателя, выход которого является выходом результата устройст- ва.