Устройство для возведения в квадрат в избыточном коде

 

Изобретение относится к вычислительной технике и может быть использовано при конструировании и разработке специализированных и универсальных цифровых вычислительных машин. Цель изобретения - повышение быстродействия устройства за счет формирования результата начиная со старших разрядов. Устройство для возведения в квадрат в избыточном коде содержит регистр, группу элементов НЕ, группу элементов И, группу блоков постоянной памяти, группу од-с поразрядных четверичных комбинационных сумматоров, группу одноразрядных четверичных регистров. Промежуточные частичнь1е квадраты образуются на выходах групп блоков постоянной памяти. Результат формируется последовательно за несколько тактов, начиная со старших разрядов, на выходах двух комбинационных сумматоров старших разрядов. 1 ил. i (Л С со о 4 СП

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„1307457 А1 (50 4 G 06 F 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3897150/24-24 (22) 20.05,85 (46) 30,04.87. Бюл. И 16 (71) Таганрогский радиотехнический институт им. В. Д. Калмыкова (72) В. Е. Золотовский и Р, В. Коробков (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 391560, кл, G 06 F 7/38, 1973.

Авторское свидетельство СССР

Ф 1137465, кл. С 06 F 7/552, 1983, (54) УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ В ИЗБЫТОЧНОМ КОДЕ (57) Изобретение относится к вычислительной технике и может быть использовано при конструировании и разработке специализированных и универсальных цифровых .вычислительных машин. Цель изобретения — повышение быстродействия устройства sa счет формирования результата начиная со старших разрядов. Устройство для возведения в квадрат в избыточном коде содержит регистр, группу элемен" тов НЕ, группу элементов И, группу блоков постоянной памяти, группу од-" норазрядных четверичных комбинационных сумматоров, группу одноразрядных четверичных регистров. Промежуточные частичные квадраты образуются на выходах групп блоков постоянной памяти, Результат формируется последовательно за несколько тактов, начи- р ная со старших разрядов, на выходах двух комбинационных сумматоров старших разрядов. 1 ил.

1307457

5 Х1-2 а БПП 17

Ер = 2Р + Р + "р у

Изобретение относится к вычислительной технике и может быть использовано при конструировании и разработке специализированных и универсальных цифровых вычислительных машин.

Цель изобретения — повышение быстродействия устройства путем Формирования результата начиная со старших разрядов. t0

На чертеже приведена схема устройства для пяти четверичных разрядов.

Устройство содержит регистр 1, йнформационный вход 2, входы 3 и 4 записи и сдвига, с первого по и-й 1$ (n5) элементы НЕ 5 — 9 группы, с первого по и-й элементы И 10 — 14, (и+1) элемент НЕ 15 группы, (и+1) элемент И 16 группы, с первого по (и+1) блоки.17 - 22 постоянной памяти (БПП), нулевой 23 и единичный

24 входы, с первого по п-й одноразрядные четверичные комбинационные сумматоры 25 — 29, с первого по и-й одноразрядные,четверичные регистры

30 - 34, вход 35 сдвига пегистров и информационные выходы 36.

Регистр 1 предназначен для приема аргумента Х в избыточном коде. Аргумент Х в параллельном коде подается 30 на входы 2 устройства, Вход 3 устройства соединен с входом управления записью в регистр 1. Вход 4 устройства соединен с входами управления сдвигом регистра 1. Сдвиг производит- 35 ся на одну четверичную цифру. Выход старшего двоичного разряда каждого четверичного разряда через элементы

НЕ 5 — 9 соецинен с первым входом элементов И 10 — 14 соответственно. 40

Иладший двоичный разряд старшего четверичного разряда через элемент

НЕ 15 соединен с входом элемента

И 16, Вторые входы элементов И 1014 соединены с выходами вторых двоичных разрядов соответствующих четве ричных разрядов регистра 1, Второй и третий входы элемента И 10 соединены с выходами второго и первого двоичных разрядов старшего четверичного разряда регистра 1. Выходы регистра

1 и элементов И 10 — 14 и 16 соединены с входами БПП 17 — 22, имеющими 9 адресных входов (для Б1Й 20 — входы

201,, 202, 20, 20, 20, 20), 20 1, 55

20, 20э) и 6 выходов данных (для

БПП - выходы 201, 20+, 20Ä, 20)), 20, 201 ), БПП работают следующим образом,2

Если обозначить код, поступающий на входы блока 20 (входы 20„, 20 и

20 ) четверичной цифрой Х;, код, поступающий на входы 20, 20, и

20, - двоичными цифрами сг,, а

119 2 В а, код, поступающий на входы 20

20> 20, — четверичной цифрой и (У для БПП 20), то на выходах БПП формируется двураэрядное четверичное число Z по следующему правилу:

Z1 Х;(2а,> — 4>1 +аз1 ) + e

rnj где e„ 01; ay= 0,1; 4g = 0,1;

Х = -2„-1, О, +1, +2, +3 кодируется 110, 111 000, 001, 010, 011 соответственно;

3 = -2„ -1, О, +1, +2 кодируется аналогично °

Младший разряд числа Z формируется на выходах 201, 20,,„21„ как четверичная цифра 8» старший — на выходах 201>, 20„„, 20 как четверичная цифра п ;, Входы 17 ° 172 171

БПП 17и 22, 22,22ч, 228, 22 БПП 22 соединены с входом 23, на который постоянно поступает сигнал "О". Вход

17 БПП 17 соединен с входом 24, на который постоянно поступает сигнал

"1", Поэтому БПП 22 реализует функцию: где а«, Р, Р„ могут принимать значения "О" или "1".

БПП 18 имеет такое же число входов и выходов. Если сохранить обозначение кодов, поступающих на.его входы, прежним, то БПП 18 реализует функцию:

Е =Х (-61- +ФЗ )+61 + л к мК

Выходы старших BIIII соединены с входами параллельного комбинационного четверичного сумматора, построенного на одноразрядных четверичных сумматорах 25 - 29. Входы первого слагаемого сумматоров 26 — 29 соединены с выходами БПП 17 - 20 соответсчвенно, Входы первого слагаемого сумматора 25 и входы переноса сумматора 29 соединены с входом устройства 23. Входы переноса сумматоров

25 — 28 соединены с выходами переноса сумматоров 26 — 29 соответственно, Входы второго слагаемого сумматоров

25 — 29 соединены с выходами одно3 13074 разрядных четверичных регистров 30—

34 ° Входы регистров 33 и 34 соединены с выходами БПП 21 и 22 соответственно. Входы регистров 30 — 32 соединены с выходами сумматоров 27

29 соответственно. Вход 35 устройства управляет входом управления записью в регистры 30 — 34. Одноразрядный четверичный регистр представляет собой обычный трехразрядный двоичный 10 регистр. Выходы сумматоров 25 и 26. являются выходами устройства 36.

Устройство работает следующим образом, В исходном состоянии регистры l 15

30 — 34 обнулены. Перед началом операции на.вход 2 подается число, возводимое к вадрат Х, которое по сигна" лу записи, поступающему на вход 3, записывается в регистр l старшими 20 разрядами слева. С помощью логических элементов НЕ 5 — 15 И 10 — 14 и 16 и БПП !7 - 22 формируется 1-й частичный квадрат, который непосредственно (из БПП 21 и 22) или через 25

БПП 18 — 20 и сумматоры 25 — 29 поступает на регистры 30 - 34 со сдвигом на два разряда влево, По затухании переходных процессов на входы

4 и 35 поступает синхросигнал, по 30 которому происходит сдвиг числа в регистре 1 и запись первого частич- ного квадрата в регистры 30 — 34.

Старший разряд величины У=Х считывается с выхода 36. На этом 1-й цикл 35 возведения н квадрат завершается. В логических элементах и БПП формируется второй частичный квадрат, который в сумматорах 25 — 29 складывается со сдвинутым первым. По завершении сум- 40 мирования по сигналу, поступающему на входы 4,35, вновь сдвигается содержимое регистра 1 и записывается со сдвигом сумма первых частичных квадратов в регистры 30 — 34. С вы- 45 ходов 36 считывается пара разрядов величины у.

Формула изобретения

Устройство для возведения в квадрат в избыточном коде, содержащее регистр и группу элементов И, причем информационные входы, входы записи и сдвига устройства подключены к одно- 55 именным входам регистра, о т л и— чающее с я тем, что, с целью повышения быстродействия устройства

57 4 путем формирования результата начиная со старших разрядон,.в него введены группа элементов НЕ, группа из (и+1) блоков постоянной памяти, группа одноразрядных четверичных комбинационных сумматоров и группа .однораз" рядных четверичных регистрон, причем выходы старшего четверичного разряда регистра подключены к первому, второму H третьему адресным входам с второго по (и+1)-й блокон постоянной памяти, выходы младших двоичных разрядов с первого по и-й четверичных разрядов регистра подключены к четвертым адресным входам с второго по (и+1)-й блоков постоянной памяти, соответственно выходы старших дноичных разрядов с второго по и-й четверичных разрядов регистра подключены к пятым адресным входам с второго по и-й блоков постоянной памяти соответственно, выходы старших двоичных разрядов с первого по и-й четверичных разрядов регистра через соответствующие элементы НЕ группы подключены к первым входам с первого по и-й элементов U группы соответственно, выходы средних двоичных разрядов с первого по n — и четверичных разрядов регистра подключены к вторым входам с первого по и-й элементов U группы соответственно, выходмладшего двоичного разряда старшего четверичного разряда регистра подключен к третьему входу первого элемента U группы и через (и+1)-к элемент HE группы к первому вхо ду (n+l)-го элемента 11 группы, выход первого элемента И группы соединен с четвертым адресным входом первого блока постоянной памяти, а выходы с второго по и-й элементов И группы соединены с шестыми адресными входами с второго по (и+1)-й блоков постоянной памяти соответственно, первый, второй, пятый адресные входы первого блока постоянной намяти, с пятого по девятый адресные входы (n+l)-го блока постоянной памяти, входы первого слагаемого первого одноразрядного четверичного комбинационного сумматора и входы переноса

n-ro одноразрядного четнеричного комбинационного сумматора подключены к входу логического нуля устройства, третий адресный вход первого блока постоянной памяти соединен с входом логической единицы устройства, с седьмого по девятый адресные входы

Составитель В, Сычев

Редактор Л. Пчолинская Техред Л.Олейник Корректор A. Ильин

Заказ 1634/49 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

5 13074

z-го блока постоянной памяти (i"-1,n) подключены к первому по третий выходам (i+1)-го блока постоянной памяти, с четвертого по шеСтой выходы с первого по (п"1)-й блоков постоянной памяти подключены к входам с первого по третий разрядов первого слагаемого с второго по n"É одноразрядных четверичных комбинационных сумматоров группы соответственно, с четвер- 10 того по шестой выходы n-ro и (и+1)-ro блоков постоянной памяти подключены к информационным входам (n-1)-го и п-го одноразрядных четверичных регистров группы, входы второго слагае- 15 мого с первого по и-й одноразрядных четверичных комбинационных сумматоров группы подключены к соответствующим выходам с первого по и-й одноразрядных четверичных регистров группы, 20 входы переноса i-ro одноразрядного четверичного комбинационного сумматора группы соединены с соответствующими выходами переноса (i+1)-ro одноразрядного четверичного комбинационного сумматора группы, выходы первого и второго одноразрядных четвеоичных комбинапионных сумматоров е пс ключены к выходу результата устройства, выходы с третьего по и-й одноразрядных четверичных комбинационных сумматоров подключены к соответствующим информационным входам с первого по (n+2)-й одноразрядных четверичных регистров соответственно, входы сдвига одноразрядных четверичных регистров подключены к входу сдвига регистров устройства, выход среднего двоичного разряда старшего четверичного разряда регистра под ключен к второму входу (и+1)-ro элемента И группы, выход которого соединен с шестым адресным входом первого блока постоянной памяти.