Устройство для формирования импульсных последовательностей

 

Изобретение относится к автоматике, вычислительной технике и может быть использовано в управлении кадровой памятью Дисплейных систем. Целью изобретения является расширение области применения устройства за счет возможности формирования как полной, так и укороченной импульсных последовательностей. Устройство содержит два блока 7 и 11 памяти, счетчик 10, регистр 12, два триггера 19 и 14, элементы И 13, 9, ,15, 16, 21 и 22, элементы И-НЕ 17 и 18, элементы НЕ 24 и 8, элемент 23 задержки, коммутатор 20. Совокупность указанных признаков позволяет достичь цели изобретения. 1 ил. S ОО О го s:) О5 ьо

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) m e G 06 F 1 04, 9/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

1 иннрюиипуль ы а1

9 2

ФЗ

Фф 5

®6

®7 8

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4019098/24-24 (22) 29.12.85 (46) 07.04.87. Бюл. № 13 (72) Ю. Т. Оношко, Д. А. Бруевич, P. М. Воробьев и В. В. Вушкарник (53) 681.3(088.8) (56) Авторское свидетельство СССР № 737951, кл. G 06 F 9/00, 1977.

Memory Design Handbook. Intel Corporation, 1977, р. 7 — 34, fig. 54. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ИМПУЛЬСНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ (57) Изобретение относится к автоматике, вычислительной технике и может быть использовано в управлении кадровой памятью дисплейных систем. Целью изобретения является расширение области применения устройства за счет возможности формирования как полной, так и укороченной импульсных последовательностей. Устройство содержит два блока 7 и 11 памяти, счетчик 10, регистр 12, два триггера 19 и 14, элементы И

13, 9, 15, 16, 21 и 22, элементы И вЂ” НЕ

17 и 18, элементы НЕ 24 и 8, элемент

23 задержки, коммутатор 20. Совокупность указанных признаков позволяет достичь цели изобретения. 1 ил.

1302262

5О

Изобретение относится к области вычислительной техники и может быть использовано в устройствах кадровой памяти цифрового телевидения, Цель изобретения — расширение области применения устройства за счет возможности формирования укороченных импульсных последовательностей.

На чертеже представлена структурная схема предлагаемого устройства для формирования импульсных последовательностей.

Предлагаемое устройство для формирования импульсных последовательностей содержит управляющие входы 1 — 6, блок 7 памяти начала и окончания укороченной последовательности, служащий для хранения констант адресов переходов, второй элемент НЕ

8, пятый элемент И 9, последовательнопараллельный счетчик 10, блок 11 памяти последовательности, служащий для хранения временной последовательности, выходной регистр 12, первый элемент И 13, счетный триггер 14, второй элемент И 5, третий элемент И 16, первый элемент И вЂ” HE 17, второй элемент И вЂ” НЕ 18, управляющий триггер 19, блок 20 коммутации, который может быть выполнен на дешифраторе со счетчиком, четвертый элемент И 21, третий элемент И вЂ” НЕ 22, элемент 23 задержки, первый элемент НЕ 24.

Предлагаемое устройство в отличие от известных может работать в двух режима: режиме формирования полной временной последовательности и режиме формирования укороченной временной последовательности.

В исходном состоянии на управляющих входах устройства 2 — 6 установлены нулевые потенциалы. На управляющий вход 1 устройства во всех режимах непрерывно подаются синхроимпульсы. Счетчик !О находится в режиме параллельного занесения информации, что определяется нулевым потенциалом на его управляющем входе записи/счета, который поступает с прямого выхода триггера 19 через элемент И 9. Счетный вход подключен к управляющему входу

1 устройства. Блок 7 памяти находится в невыбранном состоянии, на информационных выходах его установлены нулевые потенциалы, в результате чего информационные выходы счетчика 10 также имеют нулевой потенциал, что соответствует нулевому адресу на адресных входах блока 11 памяти последовательности.

Устройство в режиме формирования полной временной последовательности работает следующим образом.

На управляющий вход 3 устройства подается положительный потенциал «Пуск», который подключен к второму входу элемента И 13, на первый вход которого подается синхросерия. На выходе элемента И 13 формируется положительный потенциал, включающий триггер 19 в единичное состояние. Положительный потенциал с прямого

f5

40 выхода триггера 19 поступает на второй вход элемента И 9, на первом входе которого находится положительный потенциал, поступающий с выхода первого элемента

И вЂ” НЕ 17. На выходе элемента И 9 формируется положительный потенциал, который поступает на управляющий вход счетчика 10 и переводит его в режим последовательного счета синхроимпульсов, поступающих на счетный вход. Последовательный перебор адресного кода с выходов счетчика

10 опрашивает адресные входы блока 11 .памяти последовательности и счетного триггера 14, в результате чего на информационных выходах блока 11 памяти последовательности вырабатывается временная последовательность, которая фиксируется в выходном регистре 2.

Заканчивается режим полной временной последовательности появлением положительного потенциала на выходе старшего разряда регистра 12, который поступает на первый вход элемента И вЂ” НЕ 18, на втором входе которого находится положительный потенциал управляющей шины. В результате совпадения двух положительных потенциалов на выходе элемента И вЂ” НЕ 18 формируется нулевой потенциал, который поступает на второй вход элемента И 21, на первом входе которого установлен положительный потенциал с выхода коммутатора 20.

С выхода элемента И 21 нулевой потенциал поступает на второй вход триггера 19 и устанавливает его в исходное состояние

Нулевой потенциал с прямого выхода триггера 19 поступает на второй вход элемента

И 9 и формирует на выходе последнего нулевой потенциал, который переводит счетчик 10 в режим параллельного занесения, в результате чего устройство переходит в исходное состояние.

Устройство в режиме укороченной временной последовательности работает следующим образом.

На управляющий вход 2 устройства подается положительный потенциал. На управляющем входе 3 устройства — нулевой потенциал. На управляющие входы 5 и 6 устройства подается код адреса (0,0; 1,0;

0,1; 1,1). На управляющий вход устройства

4 — положительный потенциал «Пуск».

Как и в предыдущем режиме, на выходе элемента И 13 формируется положительный потенциал, включающий триггер 19 в единичное состояние. Положительный потенциал с прямого выхода триггера. 19 поступает на второй вход элемента И 9, на первом входе которого находится положительный потенциал с выхода элемента И вЂ” НЕ 17.

На выходе элемента И 9 формируется положительный потенциал, который переводит счетчик 10 в режим последовательного счета синхроимпульсов на второй управляющий вход счетчика 10.

1302262

15

Формула изобретения

Последовательный перебор адресного кода с выходов счетчика 10 и счетного триггера 14 опрашивает адресные входы блока 11 памяти последовательности, в результате чего на информационных выходах блока вырабатывается временная последовательность, которая фиксируется в выходном регистре 12. Запись константы адреса перехода в счетчик 10 и триггер 14 происходит по нулевому потенциалу разрешения занесения, сформированному на выходе элемента И вЂ” НЕ 17 следующим образом.

На выходах счетчика 10 и триггера 14 появляется код 11000. Положительные потенциалы с выходов первого и второго разрядов счетчика 10 поступают соответственно на первый и второй входы элемента И 15, на выходе которого формируется положительный потенциал, поступающий на первый вход элемента И вЂ” НЕ 17. Нулевые потенциалы с выходов 3-го и 4-го разрядов счетчика 10 через элементы НЕ 24 и 8 поступают соответственно на первый и второй входы элемента И 16 положительными потенциалами.

На выходе элемента И 16 формируется положительный потенциал, который поступает на второй вход элемента И вЂ” НЕ 17.

Положительный потенциал с инверсного выхода триггера 14 поступает на третий вход элемента И вЂ” НЕ 17, на четвертом входе которого находится положительный потенциал с управляющего входа 2 устройства. В результате совпадения на всех входах элемента И вЂ” НЕ 17 положительных потенциалов на выходе его формируется нулевой потенциал, который поступает на первый вход элемента И 9 и стробирующий вход элемента задержки. На выходе элемента И 9 формируется нулевой потенциал, который поступает на управляющий вход записи/считывания счетчика 10 и переводит его в режим параллельного занесения. В результате константа адреса перехода заносится в счетчик 10 и триггер 14. Константа аЛреса перехода, появившаяся на информационных выходах счетчика IO и триггера 14, проходит по описанным целям и формирует на выходе элемента И вЂ” HE 17 положительный потенциал, который поступает на первый вход элемента И 9 и стробирующий вход элемента 23 задержки. На выходе элемента И 9 формируется положительный потенциал, который поступает на первый управляющий вход счетчика 10 и переводит его в режим последовательности счета синхроимпульсов, поступающих на первый управляющий вход. На информационных выходах счетчика 10 продолжится перебор адресов, но уже с адреса перехода. Вырабатываемая временная последовательность фиксируется в выходном регистре 12.

Последовательный счет продолжается до тех пор, пока на первых управляющих входах блока 20 коммутатора появится код, 25

55 выбирающий информационный вход блока 20 коммутатора, на котором присутствует положительный потенциал константы адреса перехода. В этот момент на выходе блока коммутатора формируется нулевой потенциал, который поступает на первый вход элемента И 21, на втором входе которого имеется положительный потенциал. На выходе элемента И 21 формируется нулевой потенциал, который поступает на вход сброса триггера 19 и устанавливает его в исходное состояние. Нулевой потенциал с прямого выхода триггера 19 поступает на второй вход элемента И 9, на первом входе которого присутствует положительный потенциал, а на второй вход элемента И—

НЕ 22. На выходе элемента И вЂ” НЕ 22 формируется положительный потенциал, который поступает на первый вход блока 7 памяти адреса начала и окончания последовательности и переводит его в невыбранное состояние, на информационных выходах которого формируются нулевые потенциалы.

На выходе элемента И 9 формируется нулевой потенциал, который поступает на управляющий вход записи/счета счетчика 10 и переводит его в режим параллельного занесения. На информационных входах счетчика 10 находятся нулевые потенциалы, который заносятся в счетчик 10 и обнуляют его. Устройство переходит в исходное состоя н ие.

Устройство для формирования импульсных последовательностей, содержащее счетчик, блок памяти последовательности, регистр, управляющий триггер, первый элемент

И, первый элемент НЕ, причем разрядный выход счетчика подключен к входу младших разрядов адреса блока памяти последовательности, выход которого соединен с информационным входом регистра, выход которого является выходом устройства, вход записи регистра соединен со счетным входом счетчика и подключен к входу синхронизации устройства, выход первого элемента И подключен к установочному входу управляющего триггера, отличающееся тем, что, с целью расширения области применения устройства за счет формирования укороченных импульсных последовательностей, в него включили блок памяти начала и окончания укороченной последовательности, второй, третий, четвертый, пятый элементы И, первый, второй и третий элементы И вЂ” НЕ, счетный триггер, элемент задержки, первый и второй элементы НЕ, коммутатор, причем первый вход первого элемента И является входом пуска устройства, адресный вход блока памяти начала и окончания укороченной последовательности является входом номера укороченной

13022б2

Составитель С. Кондратьев

Редактор Л. Гратилло. Техред И. Верес Корректор Г. Решетник

Заказ 948/47 Тираж 673 Подписное

ВИИИПИ Государственного комитета СССР «о делам изобретений и открытий

1 l 3035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 последовательности устройства, выход младших разрядов адреса начала укороченной последовательности блока памяти начала и окончания укороченной последовательности соединен с информационным входом счетчика, выход старшего разряда адреса начала укороченной последовательности блока памяти начала и окончания укороченной последовательности соединен с входом элемента задержки, выход которого подключен к установочному входу счетного триггера, выход первого разряда счетчика соединен с первым входом второго элемента И, второй вход которого соединен с выходом второго разряда счетчика, выход третьего разряда счетчика соединен с входом первого элемента НЕ, выход которого соединен с первым входом туетьего элемента И, выход четвертого разряда счетчика соединен с входом второго элемента НЕ, выход которого соединен с вторым входом третьего элемента И, выходы второго и третьего элементоь И подключены соответственно к первому и второму входам первого элемента И вЂ” НЕ, третий вход которого соединен с инверсным выходом счетного триггера, четвертый вход первого элемента И вЂ” НЕ, первый вход третьего элемента И вЂ” HE и стробирующий вход коммутатора подключены к входу признака укороченной последовательности устройства, выход первого элемента

И вЂ” НЕ подключен к первому входу пятого элемента И и к стробирующему входу элемента задержки, прямой выход счетного триггера подключен к входу старшего разряда адреса блока памяти последовательности и к первому управляющему входу коммутатора, второй и третий управляющие входы которого подключены соответственно к выходам третьего и четвертого разрядов счетчика, причем выход четвертого разряда счетчика соединен со счетным входом счетного триггера, выход управляющего триг10 гера подключен к входу сброса счетного триггера, к второму входу третьего элемента И вЂ” НЕ и к второму входу пятого элемента И, выход которого соединен с входом записи/счета счетчика, выход признаков 5 окончания блока памяти начала и окончания укороченной последовательности соединены с информационным входом коммутатора, инверсный выход которого соединен с первым входом четвертого элемента И, выход которого соединен с инверсным вхо20 дом сброса управляющего триггера, второй вход четвертого элемента И соединен с выходом второго элемента И вЂ” НЕ, первый вход которого подключен к выходу старшего разряда регистра, второй вход второго элемента И вЂ” HE является входом признака полной временной последовательности устройства, второй вход первого элемента И соединен с входом синхронизации устройства, выход третьего элемента И вЂ” НЕ соединен с входом чтения блока памяти начала и окончания укороченной последовательности.