Устройство для обхода дефектных регистров в доменной памяти (его варианты)

 

Изобретение касается вычислительной техники и может быть использовано при построении запоминающих устройств на цилиндрических магнитных доменах. Цель изобретения - упрощение устройства для обхода дефектных регистров в доменной памяти и повышение его быстродействия. Предлагаемое устройство в обоих вариантах исполнения содержит группу .регистров, группу коммутаторов, группу счетчиков , группу элементов ИЛИ, первую и вторую группы элементов И, счетчик, первьш блок памяти, элемент И, формирователь , приемник-передатчик, информационные входы - выходы устройства , управляющие входы,информационные выходы устройства, группы управляющих входов коммутатора, блок памяти . 2 с,п, ф-лы, 2 ил. SS СО О СП. --J СО

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 4 G 11 С 11/14

113

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

М А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3892178/24-24 (22) 29. 04, 85 (46) 23. 04. 87. Бюл. N - 15 (71) Московский энергетический институт (72) И.Н.Андреева и Г.A.Áîðîäèí (53) 681.32.66 (088.8) (56) Патент США У 4073012, кл.365-15, опублик. 1980.

Авторское свидетельство СССР

У 1265856, кл. С 11 С 11/14, 1984. (54) УСТРОЙСТВО ДЛЯ ОБХОДА ДЕФЕКТНЫХ

РЕГИСТРОВ В ДОМЕННОЙ ПАМЯТИ (ЕГО ВАРИАНТЫ) (57) Изобретение касается вычислительной техники и может быть использовано при построении запоминающих

„„SU„„ l 3Î5773 устройств на цилиндрических магнитных доменах. Цель изобретения — упрощение устройства для обхода дефектных регистров в доменной памяти и повышение его быстродействия. Предлагаемое устройство в обоих вариантах исполнения содержит группу регистров, группу коммутаторов, группу счетчиков, группу элементов ИЛИ, первую и вторую группы элементов И, счетчик, первый блок памяти, элемент И, формирователь, приемник — передатчик, ин-. формационные входы — выходы устройства, управляющие входы,информациопные выходы устройства, группы управляющих входов коммутатора, блок памяти. 2 с,п. ф-лы, 2 ил.

1 13О57

Изобретение относится к вычислительной технике и может быть испольt зовано при построении запоминающих устройств на цилиндрических магнитных доменах (ЦИД). 5

Целью изобретения является упрощение устройства для обхода дефектных регистров в доменной памяти и повышение его быстродействия.

На фиг.1 изображена блок"схема предлагаемого устройства, первый вариант; на фиг.2 — то же, без второго блока памяти (второй вариант).

Предлагаемое устройство в обоих вариантах содержит группу регистров

1, группу коммутаторов 2, группу счетчиков 3, группу элементов ИЛИ 4, первую 5 и вторую 6 группы элементов И, счетчик 7, первый блок 8 памяти, элемент И 9, формирователь 10, приемник- 20 передатчик 11, информационные входы— выходы 12 устройства, первый 13, второй 14, третий 15 и четвертый 16 управляющие входы устройства, информационные входы 17 и выходы 18 устрой25 ства, первую группу управляющих входов 19, коммутатор 20, вторую группу управляющих входов 21, второй блок 22 памяти, пятый управляющий 23, шестой управляющий 24 входы устройства и третью группу управляющих входов 25.

Регистры 1 могут быть выполнены на ИС К155ИР13, коммутаторы 2 — на

ИС К155КП1, счетчики 3 — на ИС К155ИЕ5

35 для первого варианта и на ИС К531ИЕ17П, для второго варианта, элементы ИЛИ— на ИС К155ЛЛ1, элементы И 5 и б — на

ИС К155ЛИ1, счетчик 7 — на ИС К155ИЕ5 (К531ИЕ17П для второго варианта с блоком 22 памяти), первый блок 8 памяти может быть выполнен на БИС

К556РТ7 и регистре К155ТИ7 (или с инверторами на ИС К155ЛН1) или на ПЛИ

К556РТ1 — одна ПЛИ для двух регистров при использовании ЦМД микросборок типа К1602РЦ2, формирователь 10 может быть выполнен или на инверторе (ИС К155ЛН1), или на двух последовательно включенных одновибраторах на

ИС К155АГ1, причем на входе каждого из них включается дифференциальная цепочка (один — для задержки, а другой — для формирования длительности импульса), приемник-передатчик — на HC К589ЛП16, второй блок памяти — на

БИС К541РУ2, коммутатор 20 - на ИС

К531КП11.

73 2

Первый блок 8 памяти используется для хранения карты годности (номер дефектных регистров) и может быть выполнен на РПЗУ и регистре, как в известном устройстве, когда стробирующий вход регистра подключается к входу формирователя, его выходы (прямые и инверсные) являются выходами блока, а входы соединены с выходами РПЗУ, входы которого являются входами блока, Вместо регистра могут быть использованы инверторы для получения инверсных выходов у РПЗУ. Кроме того, блок памяти 8 может быть выполнен на

ПЛИ (группе ПЛИ), каждая из которых подключается к своему регистру через элемент И.

Предлагаемое устройство работает следующим образом.

В режиме записи информации в ЦИЦ

ЗУ (при отсутствии блоков 22 памяти) перед записью информации на первый управляющий вход 13 необходимо подать сигнал начальной установки, по окончании которого регистр 1, счетчики 3 и 7 устанавливаются в исходное (нулевое) состояние. Причем во втором варианте установка счетчика 3 производится иначе. На входах 19 устанавливается режим параллельного занесения информации, а на входах 21 — нулевой код, После подачи сигнала на вход 13 он поступает на счетчик (для ИС

К531ИЕ17П совместно с сигналом с выхода элемента И 6 через элемент ИЛИ (не показан, поскольку необходим только при данной реализации счетчика), производя его обнуление. После этого на входах 19 устанавливают код управления счетчиков в режиме суммирования. На второй вход 14 подается сигнал ЗП (пЛог. "1"), а на третий вход

15 подают синхросерию с частотой

100 кГц для ЦИД типа К1602РЦ2. На четвертый вход подается разрешающий потенциал. Сдвиг в регистрах 1 для первого варианта по входам 19 устанавливается вправо (по фиг.1).

Синхронно с тактом Т1 на входы 12 необходимо подавать байты информации (если обмен происходит байтами). По переднему фронту такта Т1 каждый разряд слова записывается по второму входу соответствующего регистра 1.

При этом, если нет дефектных регистров, на прямых входах блока 8 присутствуют разрешающие потенциалы, открывающие коммутаторы 2. Синхросерия

773 4 рый имеет малое время обращения, вследствие чего занесение информации происходит в 10-15 раз быстрее, чем при непосредственной записи в ЦИД ЗУ.

Для этого на входе 23 устанавливают режим записи в блок 22. В этом случае частота обмена существенно увеличивается, что освобождает процессор от взаимодействия по обмену информацией с 1КД ЗУ. После занесения информации в блок 22 необходимо обнулить счетчик

7, установить сигнал считывания по входу 23 и подать на вход. 14 частоту, соответствующую рабочей частоте

ЦМД ЗУ. Считываемая из блока 22 информация записывается в ЦМД ЗУ. С входа 16 сигнал разрешения можно снять.

После окончания записи во всех вариантах необходимо произвести остановку.

В режиме считывания информации из

ЦИД ЗУ (при отсутствии блоков 22 памяти) информация поступает из ЦМД ЗУ по входам 17 устройства ° Поскольку она может быть задержана относительно поступления синхросерии на вход 15, можно осуществить задержку синхросерии, поступающей на вход 13 с помощью двух одновибраторов, выполненных на

ИС К155АГ16, между которыми и на входе первого включить необходимо дифференциальную цепочку. Первый одновибратор позволит задержать импульс, а второй — выработать импульс нужной длительности. Во втором варианте информация поступает через коммутатор 20 на тот же, что и при записи, вход регистра 1, поскольку он, как и в режиме записи, сдвигается вправо (по фиг.2). В первом варианте информация при считывании поступает на второй информационный вход регистра 1, который в данном случае сдвигается влево после подачи соответствующих управляющих сигналов на входы 19.

Отличие работы устройства по вто- 50 рому варианту заключается в том, что информация поступает через приемникпередатчик не непосредственно на входы регистров 1, а через коммутатор 20.

Отличие работы устройства с блока-55 ми 22 памяти заключается в том, что информация, первоначально "разбавленная" нулями в блоках 1 и 2, поступает на запись в блок 22 памяти, кото3 130 через элемент И 9 и элементы И31И 4 поступает на первый управляющий вход регистров 1, осуществляя прием и сдвиг информации в каждом такте. При этом счетчик 3 сохраняет нулевое сос- тояние, вследствие чего коммутаторы 2 всегда открыты по первому входу (левому на фиг.1), и информация после занесения в регистры 1 через коммутатор 2 поступает на выход 18 и далее 10 в ЦИД ЗУ. Поскольку задержки в элементах невелики, то информация поступает в ЦМД ЗУ практически одновремен— но с тактом Т1, осуществляющим занесение информации в ЦМД ЗУ. t5

Смена адресов в счетчике 7 происходит по окончании такта Т1, и до поступления нового такта Т1 на выходе блока 8 устанавливается код наличия или отсутствия дефектного регист-2р ра по следующему адресу, к которому будет обращение в следующем такте.

Если в очередном такте Т1 встретится дефектный регистр, то на прямом выходе соответствующего разряда бло- 25 ке 8 логический "0", а на инверсном— логическая "1". Информация по передt. нему фронту Т1 записывается в регистр

1, но коммутатор 2 закрыт по второму входу, и на выход 18 поступает сигнал30 нуля. В течение такта TZ формирователь 10 вырабатывает сигнал, который через открытый .элемент 6 переключает соответствующий счетчик 3 в следующее состояние, а перед приходом так- З5 та Т1 соответствующий коммутатор от- крывается по следующему входу, вслед-. ствие чего информация, поступающая через первый информационный вход этого регистра, до следующего дефектно- 40 го регистра в ЦМД ЗУ поступает через коммутатор 2 на выход 18 по этому входу. При следующем дефектном адресе открывается следующий вход и т.д. Количество разрядов в регистре 1 и вхо-45 дов у коммутатора 2 должно быть на единицу больше возможного числа дефектных регистров в ЦИД ЗУ, В первом варианте коммутатор 2 работает аналогично работе при записи информации, а во втором варианте — наоборот, т.е. первоначально включается последний (правый на фиг. 2) вход, что достигается начальной установкой счетчика 3 по шинам 19 и 21.

После начальной установки по входам

19 необходимо установить режим работы счетчика в режиме вычитания.

После поступления синхросерии информация заносится в регистры 1 по соответствующим входам, но в отличие

1305773 от режима записи сдвиг регистров производится лишь при отсутствии дефектных регистров в ЦМД ЗУ. Если встречается дефектный адрес, то сдвиг не производится, чта приводит к уплат нению информации (освобождению от информации дефектных регистров хранения). Переключение коммутаторов происходит аналогично режиму записи за исключением второго варианта, где это 10 происходит в обратной последовательности.

Если используется блок 22 памяти„ то информация из ЦМД ЗУ первоначально заносится в блок 22 при режиме за- »5 писи по входу 23, а затем при режиме считывания по входу 23 она с большей частотой переписывается в процессор по выходу 12, Поскольку запись в блок

22 производится спустя 22 такта (для 20

К1б02РЦ2), то для считывания в процессор с нужного адреса необходимо по входам 24 и 25 произвести загрузку начального адреса (перваго инфор мационного). 25

Формула изобретения

1. Устройство для обхода дефектных регистров в доменной памяти, содер30 жащее группу регистров, группу элементов ИЛИ, выход каждого из которых соединен с первым управляющим входом соответствующего регистра группы, первую группу элементов И, выход каж- З5 дога из которых соединен с первым входом соответствующего элемента ИЛИ группы, втору о группу элементов И, формирователь, выход которого соединен с первым входом каждого элемента

И второй группы, счетчик, блоки памяти, входы первого из которых соединены с выходами счетчт»Ка, первый вход которого соединен с вторым управляющим входом каждого регистра группы

cf5 и является первым управляющим входом устройства, элемент И, первый вход которого является вторым управляющим входом устройства, второй вход соединен с вторым входам счетчика, входом формирователя сигналов и является третьим управляющим входом устройства, а выход элемента И соеди»тен с вторым входом кахтдаго элемента ИЛИ

55 группы, о т л и ч а ю щ е е с я тем, чта, с цел»в упрощения устройства и повышен»»я е го быстродействия, оно содержит группу коммутаторов, группу счетчиков, приемник-ттередатчик, входы — выходы которого являются информационными входами — выходами устройства, первый управляющий вход приемника-передатчика соединен с первым входом элемента И, а второй управляющий вход является четвертым управляющим входом устройства, каждый выход приемника-передатчика соединен с первым информационным входом соответствующего регистра группы, второй информационный вход каждого регистра группы является информационным входам устройства, каждый информационный вход приемника-передатчика соединен с выходом соответствующего коммутатора группы и является информационным выходом устройства, первый вход каждого счетчика группы соединен с выходотт соответствующего элемента И второй группы, второй вход соединен с первым входом счетчика, первый вход каждого коммутатора группы соединен с выходом соответствующего счетчика группы, информационные входы каждого коммутатора группы соединены с выходами соответствующего регистра группы, первый вход каждого элемента И первой группы соединен с входом формирователя сигналов, второй вход каждого элемента И первой группы соеди-. нен с вторым входом соответствующего коммутатора группы и соответствующим прямым выходом первого блока памяти, второй вход каждого элемента И второй группы соединен с соответствующим инверсным выходом первого блока памяти, управляющие входы регистров группы являются управляющими входами группы устройства, адресные входы второго блока памяти соединены с выходами счетчика, информационные входы соединены с выходами коммутаторов группы, первый управляющий вход соединен с входом формирователя сигналов, второй управляющий вход второго блока памяти является пятым управляющим входом устройства, а информационные выходы соединены с входами приемника-, передатчика.

2. Устройство для обхода дефектных регистров в доменной памяти, содержащее группу регистров, группу элементов ИЛИ, выход каждого из которых соединен с первым управляющим входом соответствующего регистра группы, первую группу элементов И, выход

1305773 каждого из которых соединен с первым входом соответствующего элемента ИЛИ группы, вторую группу элементов И, формирователь сигналов, выход которого соединен с первым входом каждого элемента И второй группы, счетчик, блоки памяти, входы первого из которых соединены с выходами счетчика, первый вход которого соединен с вторым управляющим входом каждого регис- 10 тра группы и является первым управляющим входом устройства, элемент И, первый вход которого является вторым управляющим входом устройства, второй вход соединен с вторым входом счетчика, входом формирователя сигналов и является третьим управляющим входом устройства, а выход элемента

И соединен с вторым входом каждого элемента ИЛИ группы, о т л и ч а ю- 20 щ е е с я тем, что, с целью упрощения устройства и повьнпения его быстродействия, оно содержит группу коммутаторов, группу счетчиков, коммутатор, приемник-передатчик, входывыходы которого являются информационными входами-выходами устройства, первый управляющий вход приемника-передатчика соединен с управляющим входом коммутатора и первым входом эле- З0 мента И, второй управляющий вход приемника-передатчика является четвертым управляющим входом устройства, входы первой группы коммутатора являются информационными входами устройства, а входы второй группы соединены с выходами приемника-передатчика, информационный вход каждого регистра группы соединен с соответствующим выходом коммутатора, первый уп- 40 равляющий вход каждого коммутатора .-группы соединен с выходом соответствующего счетчика группы, первый вход каждого счетчика группы соединен с выходом соответствующего элемента И второй группы, второй вход каждого счетчика группы соединен с первым входом счетчика, выход каждого коммутатора группы соединен с соответствующим входом приемника-передатчика и является информационным выходом устройства, второй вход каждого элемента И второй группы соединен с соответствующим инверсным выходом первого блока памяти, первый вход каждого элемента И первой группы соединен с входом формирователя сигналов, второй вход каждого элемента И первой группы соединен с вторым управляющим входом соответствующего коммутатора группы и соответствующим прямым выходом первого блока памяти, информационные входы каждого коммутатора группы соединены с выходами соответствующего регистра группы, управляющие входы счетчиков группы являются управляющими входами первой группы устройства, а информационные входы счетчиков группы являются управляющими входами второй группы устройства, адресные входы второго блока памяти соединены с выходами счетчика, информационные входы соединены с выходами коммутаторов группы, первый управляющий вход соединен с входом формирователя, второй управляющий вход второго блока памяти является пятым управляющим входом устройства, а информационные выходы соединены с входами приемника-передатчика.

1305773

Корректор М.Демчик

Техред В. Кадар

Редактор И.Шулла

Заказ 1460/51 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, r,Óæroðîä, ул. Проектная, 4