Квадратор

 

Изобретение относится к вычислительной технике и предназначено как для возведения в квадрат, так и пля формирования суммы квадратов трех величин , представленных в цифровой или аналоговой форме. Цель изобретения - расширение класса решаемых задач за счет возможности формирования суммы квадратов трех величин. Указанная цель достигается за счет того, что в устройство, содержащее регистры 1, 2 сдвига, сумматор 3, триггер 6, коммутатор 5, элементы И 7-10, элементы ИЛИ 11-13, элементы 15-17 задержки, тактователи 18, 19 импульсов, формирователи импульсов 21, 22, блок управления 24, введены сумматор 4, элемент И-ИЛИ 14, формирователь 23 импульсов и тактователь 20 импульсов. 2 ил. С (Л

СОЮЗ COBETCHHX

СОЭПАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1 (19) (11) (51) 4 G 06 F 7/552 ф ».

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

: i3 ЧЕЛИ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К ABTOPCKOMY СВИДЕТЕЛЬСТВУ (21) 4006191/24-24 (22) 07.01,86 (46) 07 .07.87. Бюл. № 25 (71) Институт электродинамики

АН УССР и Институт проблем моделирования в энергетике АН УССР (72) Г.Л,Баранов и В.Л.Баранов (53) 681.325(088,8) (56) Авторское свидетельство СССР

¹ 717759, кл. G 06 F 7/552, 1980.

Авторское свидетельство СССР № 1180885, кл. С 06 F 7/552, 1985. (54) КВАДРАТОР (57) Изобретение относится к вычислительной технике и предназначено как для возведения в квалоат. таки для формирования суммы квадратов трех величин, представленных в цифровой или аналоговой форме. Цель изобретения расширение класса решаемых задач за счет возможности формирования суммы квадратов трех величин ° Указанная цель достигается за счет того, что в устройство, содержащее регистры 1, 2 сдвига, сумматор 3, триггер 6, коммутатор 5, элементы И 7-10, элементы

ИЛИ 11-13, элементы 15-17 задержки, тактователи 18, 19 импульсов, формирователи импульсов 21, 22, блок управления 24, введены сумматор 4, элемент И-ИЛИ 14, формирователь 23 импульсов и тактователь 20 импульсов.

2 ил.

132227

Изобретение относится к вычислительной технике и предназначено для формирования суммы квадратон трех величин, Цель изобретения — расширение класса решаемь»х задач за счет возможности формирования суммы квадратов трех величин, На фиг. 1 изображена структурная схема кнадратора; на фиг. 2 — струк- 10 турная схема блока управления и тактователя импульсов, Квадратор содержит регистры 1 и 2 сдвига, сумматоры 3 и 4, коммутатор

5, триггер Ь, элементы И 7-10, эле- $5 менты ИЛИ 11 — 13, элемент И-ИЛИ 14, элементы 15-17 задержки, тактователи

18-20 импульсов, формирователи 21 23 импульсов, блок 24 управления,информационные входы 25-27. 20

Блок 24 управления (фиг, 2) содержит генератор 28 импульсов, распределитель 29 импульсов, генератор 30 одиночных импульсов, триггер 31, коммутаторы 32 и 33, элемент HE 34, вы- 25 ходы 35 и 36, тактовый вход 37 и выходы 38 и 39.

Тактователь 18 (19, 20) импульсов (фиг. 2) содержит элементы И-HE 40 и

41„ элемент HJIH 42, элементы НЕ 43 и 30

44, триггер 45, управляющий вход 46, тактовьп» выход 47 и управляющий выход 48.

В качестве коммутатора 33 может быть испопьзован переключатель на два положения или электронный коммутатор, а коммутатор 32 может быть выполнен в виде кнопочного переключателя или электронного ключа, управляемого внешним сигналом. 40

В качестве формирователей 21-23 импульсов могут быть использованы (в случае аналоговой формы представления входной информации) преобразователи аналог длительность импульсаp 45 в случае цифровой формы представления входной информации — кодоуправляемый гаймер в режиме широтно-импульсной модуляции, например БИС К536

ИК5, или гибридные вычислители, Квадратор работает следующим образом, В исходном состоянии коммутатором

33 блока 24 управления подключается выход ге»»ератора 30 одиночных импульсон к входу установки в единицу триггера 31, Генератор 28 тактовых импульсов блока 24 управления формирует последовательность тактовых импуль3 2

Co»» из которых П вЂ” разрядный распределитель 29 импульсов формирует II иоследовательностей импульсон длительностью 1/f, периодом Т=П/f и сдвинутых друг относительно друга на время

c =I/f, где f — частота такто»»ых импульсов генератора 28, П-количество разрядон регистра 1 и 2 сдвига. Коммутатором 32 подают сигнал логической единицы с выхода элемента НЕ 34 на управляющий вход генератора 30 одиночных импульсов, на выходе которого выделяется одиночный импульс из последовательности П-ro разряда распределителя 29 импульсов. Выходной импульс генератора 30 одиночных импульсов через коммутатор 33 поступает на вход триггера 31, устанавливая его н единичное состояние. Сигнал логической единицы прямого выхода триггера 31 поступает на входы управления регистров 1 и 2 сдвига, которые под действием тактовых импульсов, поступающих с выхода 35 блока 24 управления, устанавливаются н нуленое состояние, поскольку на их установочном нходе действует сигнал логического нуля. Триггер 6 устанавливается в нулевое состояние нулевым сигналом, сдвигаемым с выхода регистра 2 сдвига. Таким образом, в исходном состоянии регистры

1 и 2 сдвига, а также триггер 6 находятся в нулевом состоянии. В исходном состоянии при нулевом сигнале на входе управления коммутатор 5 подключает выход элемента ИЛИ 12 к первому нходч сумматора 4, На выходах формиI рователей 21 23 импульсов н исходном режиме действуют нулевые сигналы.

Элементы И 9 и 10 в исходном состоянии блокируются нулевыми сигналами управляющих выходов тактователей 19 и 20 импульсов соответственно. Режим вычислений устанавливается коммутатором 33 путем подключения выхода генератора 30 одиночных импульсов к управляющим входам формирователей 21—

23 импульсов. Вычисления н квадраторе начинаются после запуска с помощью коммутатора 32 генератора 30 одиночных импульсов, вьгходной импульс которого запускает формирователи

21-23, На выходах формирователей 21-23 формируются импульсы, длительность которых пропорциональна сигналам (аналоговым или цифровым), действующим на информационных входах 2527 квадратора, 1322273

I;CJIH +J!HTPJIbHOCTb BbTXOJlHbIX HM пульсов формирователей 2)-23 различна, то наибольший по длительности импульс выделяется на выходе элемента

ИЛИ 11, а импульс наименьшей длитель- 5 ности — на выходе элемента И 8, под действием которого тактователь 18 импульсов формирует из последовательности импульсов П-ro разряда распределителя 29 импульсов строб пачки 10 импульсов, количество которых пропорционально наименьшей величине, действующей на одном из информационных входов 25-27 квадратора. Строб, действующий на управляющем выходе такто- 15 вателя 18 импульсов, переключает коммутатор 5 в состояние, в котором выход элемента 16 задержки на такт подключается к первому входу сумматора 4.

Под действием наибольшего импульса, поступающего с выхода элемента

ИЛИ 11, тактователь 19 импульсов формирует из последовательности импуль— сов П-го разряда распределителя 29 импульсов блока 24 управления пачку импульсов, количество которых пропорционально наибольшей величине, действующей на одном из информационных входов 25-27 квадратора, и строб пач- 0 ки импульсов квадратора наибольшей величины. Строб, действующий на управляющем выходе тактователя 19 импуль-, сов, открывает элемент И 9, а пачка импульсов, действующая на его такто-, вом выходе поступает на вход установ35 ки в единицу триггера 6.

Элемент И-ИЛИ 14 выделяет из выходных сигналов формирователей 21-23 импульс, длительность которого больше наименьшего, но меньше наибольшего импульса. При любой комбинации импульсов, когда на выходах формирователей 21-23 импульсов действуют одновременно не менее двух импульсов, на выходе элемента И-HJIH действует единичный сигнал.

Если процесс формирования импульсов наименьшей и средней длительности завершился, то на выходе элемента 50

И-ИЛИ 14 формируется нулевой сигнал .

Тактователь 20 импульсов, управляемый выходным сигналом элемента И-ИЛИ, формирует на управляющем выходе строб пачки импульсов, количество ко-55 торых пропорционально средней величине, действующей на одном иэ информационных входов 25-27 квадратора.

Обозначим величины, действующие на информационных входах 25-27 соответственно через Х, У и Z. Допустим, что Х < У Z. В этом случае алгоритм работы устройства описывается следующим соотношением:

2 2 2 Ф- !Х +У +Z =3 > (Zi+1)+2 2 (2i+1)+ — ! =О

1= - A

+ i (21+1) °

1-1

Устройство реализует этот алгоритм следующим образом. Первый импульс пачки, действующей на тактовом выходе тактователя 19, устанавливает н единичное состояние триггер 6 в П-м такте (соответствующем сдвигу П-х разрядов кодов с выходов регистров

l и 2 сдвига). Установка триггера 6 . в единичное состояние приводит к формированию на его инверсном выходе нулевого сигнала, блокирующего элемент И 7, а на прямом выходе — единичного сигнала, который спустя время задержки элементом 17 задержки на такт начнет действовать через элемент

ИЛИ 13 на втором входе элемента И 7, Под действием тактовых импульсов с выхода регистра 2 сдвига в первом такте сдвигается младший разряд начального нулевого кода, сигнал которого поступает на инверсный вход сброса триггера 6 и устанавливает его в нулевое состояние. В нулевом состоянии на инверсном выходе триггера 6 формируется единичный сигнал, который снимает блокировку элемента И 7. Благодаря задержке элементом 17 задержки на такт сигнала прямого выхода триггера 6 на выходе элемента И 7 формируется импульсный сигнал, который в первом такте под действием тактовых импульсов записывается в качестве младшего разряда кода в регистр 2 сдвига.

В течение первого такта выходной сигнал первого разряда распределителя 29 импульсов блока управления поступает через элементы HJIH 12 и И 10 на вход сумматора 4, с выхода которого этот импульс через элемент И 9 и ! сумматор 3 под действием тактовых импульсов записывается в первый разряд регистра 1 сдвига. В следующем такте выходной импульс элемента ИЛИ 12 действует на выходе элемента 16 задержки и через коммутатор 5, сумматор 4, элемент И 9 и сумматор 3 записывается под действием тактовых импульсов во

5 132227 второй разряд регистра 1 сдвига. Таким образом, после первого шага вычислений в течение П-тактов в регистрах 1 и 2 сдвига сформировались соответственно двоичные коды квадратич2 ной функции ЗХ =3 и аргумента Х,=1.

На втором и последующих шагах вычислений до окончания действия наименьшего импульса на одном из выходов формирователей 21-23 импульсов устройство формирует в регистрах 1 и

2 сдвига соответственно двоичные коды квадратичной функции и аргумента согласно соотношению

ЗХ =ЗХ;,+3(2Х;,+1), (2) где Х и X, — значения аргумента квадратичной функции на i u i-1-м шагах вычислений соответст- 2() венно.

Например, на i-и шаге вычислений под действием тактовых импульсов, формируемых генератором 28 импульсов 25 блока 24 управления, на первый вход сумматора 3 сдвигается последовательный двоичный код величины ЗХ;,, сформированный на предыдущем шаге вычислений, а с выхода регистра 2 сдви- 3(1 гается последовательный двоичный код аргумента Х;,, который задерживается элементом 15 задержки на такт, Так как двоичный код сдвигается из регистра 2 сдвига, начиная с младших разрядов, то на выходе элемента 15 задержки формируется последовательный двоичный код величины 2Х;,, в младшем разряде которого всегда содержится нулевой код. Импульс перво- 40 го разряда распределителя 29 импульсов блока 24 управления поступает. на первый вход элемента ИЛИ 12 одновременно с поступлением на его вход с выхода элемента 15 задержки младше- 45 го разряда двоичного кода величины

2Х,, На выходе элемента ИПИ 12 формируется последовательный код величины 2Х;,+1 который поступает через элемент И 10 на вход сумматора 4. В следующем такте на выходе элемента

16 задержки на такт формируется двоичный код величины 2(2Xi, +1), который через коммутатор 5 поступает, начиная с младших разрядов на суммаt

55 тор 4.

На выходе сумматора 4 формируется последовательный двоичный код величины 3(2Х;,+1), который через элемент

3 6

И 9 поступает начиная с младших разрядов на вход < умматора 3. На выходе сумматора 3 согласно соотношению (2) формируется последовательный двоичный код значения ЗХ. квадI ратичной функции на i-м шаге вычисления, который под действием тактовых импульсов записывается в регистр

1 сдвига.

В это время в регистре 2 двоичный код величины Х;, увеличивается на единицу. Действительно, установка триггера 6 в единичное состояние обеспечивает разрыв цепи циркуляции кодов с выхода регистра 2 сдвига на его вход, так как элемент И 7 закрыт нулевым сигналом инверсного триггера

6. Следовательно, до возврата триггера 6 в нулевое состояние в младшие разряды кода регистра 2 сдвига записываются нулевые сигналы. Триггер 6 возвращает в нулевое состояние первый, начиная с младшего разряда, нулевой сигнал кода, который сдвигается с выхода регистра 2 сдвига. Переход триггера 6 из единичного состояния в нулевое приводит к формированию на выходе элемента И 7 импульсного сигнала благодаря задержке элементом 17 задержки единичного сигнала прямого выхода триггера 6 его предыдущего состояния. Следовательно, вместо сдвигаемого с выхода регистра

2 сдвига нулевого сигнала на информационный вход регистра 2 сдвига поступает единичный сигнал с выхода элемента И 7.

Остальные разряды двоичного кода, сдвигаемого с выхода регистра 2 сдвига, переписываются в регистр 2 сдвига беэ изменения через элементы ИЛИ

13 и И 7, так как триггер 6 находится в нулевом состоянии.

Таким образом, двоичный код в регистре 2 сдвига на каждом шаге вычислений на единицу увеличивается и соответствует количеству импульсов, действующих на тактовом выходе тактователя 19 импульсов.

После окончания действия наименьшего импульса на одном из выходов формирователей 21, 22 или 23 импульсов элемент И 8 блокируется и на управляющем выходе тактователя 18 импульсов формируется нулевой сигнал, который переключает коммутатор 5 в исходное состояние.

Коммутатор 5 в исходном состоянии подключает выход элемента ИЛИ 12 к

1322273 первому входу с zIIIматора 4, другой вход которого через элемент И 1О также подключен к выходу элемента ИЛИ 12.

На интервале времени от момента око нчания наименьшего до момента окон- 5 чания среднего импульса на выходах формирователей 21-23 импульсов устройство реализует следующее соотношение: (3) X +?y „=(Х +2У )+2(2У +1), где Х вЂ” наименьшая входная величина, У вЂ” средняя входная величина.

К моменту окончания наименьшего импульса на j-M шаге вычислений в 15 регистре 1 сдвига формируется согласно соотношению (2) двоичный код вели2 2 2 чины ЗХ =Х +2У а в регистре 2 сдниJ га — двоичный код наименьшей величины Х=У который с помощью элемента 2р

1 У

15 задержки удваивается. На выходе элемента ИЛИ 12 формируется двоичный код величины 2У„ +1, так как н младший разряд записывается импульс перного разряда распределителя 29 импуль- 25 сон блока 24 управления. Последовательный двоичный код величины 2У +1

3 с выхода элемента ИЛИ 12 поступает через коммутатор 5 и элемент И 10 соответственно на первый и второй входы 30 сумматора 4, на выходе которого формируется двоичный код величины 2(2У + г

+1) °

На первый и второй входы сумматора 3 поступают двоичный код величины

2 г

Х +2У, сдвигаемый под действием тактовых импульсов с выхода регистра 1 сдвига, и двоичный код величины

2(2У„+1), действующий на выходе сумматора 4 через элемент И 9. Реэуль40 тат суммирования, соответствующий соотношению (3), записывается под действием тактовых импульсов в регистр 1 сдвига.

В это же время на (j+I) ì шаге вы45 числений двоичный код н регистре 2 сдвига за время П-тактов в процессе циркуляции через элементы ИЛИ 13 и

И 7 увеличивается на единицу младшего разряда описанным образом, На всех последующих шагах вычисления выполняются аналогично до момента окончания на К-м шаге среднего импульса входной величины У ° К этому моменту времени н регистре 1 сдвига сформировался согласно соотношению г (3) двоичный код величины Х +2У,= с г, г

=Х +У +Z, а в регистре 2 сдвига— двоичный код средней величины Y=Z .! восле окончания действия среднего импульса входной величины У па управляющем выходе тактователя ?0 импульсон формируется нулевой сигнал, который блокирует элемент И 10.

В этом случае устройство реализует

СЛЕДУЮЩЕЕ Cnn>IICIIIP IIII P:

Х +У +Z„„=(X +У +Z,)+(27. +1), (4) где Х,У и Z — соответственно наименьшая, средняя и наибольшая входные величины.

Действительно, на (К+1)-м шаге двоичный код величины Z„, сдвигаемый под действием тактовых импульсов иэ регистра 2 сдвига, удваивается с помощью элемента 15 задержки на такт.

На выходе элемента ИЛИ 12 формируется двоичный код величины 27. +I, который через коммутатор 5, сумматор 4 и элемент И 9 поступает на вход сумматора 3, на другой вход которого с выхода регистра 1 сдвигается двоичный

Z Z 2 код величины Х +У +7. к

Результат суммирования, соответствующий соотношению (4), записывается под действием тактовых импульсов в регистр 1 сдвига.

Одновременно на (К+1)-м шаге вычислений, как было ранее описано, двоичный код в регистре 2 сдвига увеличивается на единицу младшего разряда.

Вьгчисления на всех последующих шагах выполняются аналогично до момента окончания наибольшего импульса входно.s величины Z. После окончания наибольшего импульса на выходе элемента ИЛИ 11 устанавливается нулевой сигнал, который формирует на выходах тактонателя 19 импульсов нулевые сигналы, блокирующие триггер б и элемент И 9.

Процесс вычисления суммы квадратов, трех величин завершается, а в регистре 1 сдвига запоминается динамическим способом результат вычислений путем циркуляции двоичного кода величины Х +У +Z через сумматор 3 с

2 2 2 выхода регистра 1 сдвига на его информационный вход под действием тактовых импульсов.

В регистре 2 сдвига запоминается динамическим способом, путем циркуляции кода через элементы ИЛИ 13 и

И 7, двоичный код наибольшей входной величины Z .

Тактователь IS (19, 20) импульсов (фиг. 2) работает следующим образом.

На тактовый вход 37 поступает после13222 донательность импульсов, а на управляющий вход 46 — сигнал управления.

В случае отсутствия сигнала управления на входе 46, на выходе элемента НЕ 44 устанавливается сигнал логической единицы, поступающий через элемент ИЛИ 42 на один из входов элемента И-НЕ 40. Во время паузы между импульсами на входе 37 на выходе элемента И-HF. 41 формируется сигнал логи- 10 ческой единицы, который совместно с единичным сигналом выхода элемента

ИЛИ 42 устанавливает на выходе элемента И-НЕ 40 сигнал логического нуля, блокирующий элемент И-НЕ 41 во время 5 действия импульсов на входе 37. Сигнал логической единицы выхода элемента

И-HF, 41 поддерживает сигнал логического нуля на выходе элемента HE 43.

Триггер 45 находится в нулевом сос- 20 тоянии, в которое его устанавливают импульсы, действующие на входе 37.

В случае действия единичного сигнала на входе 46 управления на выходе элемента НЕ 44 устанавливается 25 сигнал логического нуля. Во время паузы между импульсами на входе 37 на выходе элемента ИЛИ 42 устанавливается сигнал логического нуля, формирующий на выходе элемента И-НЕ 40 30 единичный сигнал, который пропускает последовательность импульсов входа

37 через элементы И-НЕ 41 и НЕ 43 на тактовый выход 47 тактователя импульсов. В этом режиме во время действия импульса на входе 37 нулевой сигнал на выходе элемента И-НЕ 41 блокирует элемент И-НЕ 40, на выходе которого поддерживается сигнал логической единицы. 40

Единичный сигнал зыхода элемента

И-НЕ 40 устанавливает триггер 45 в единичное состояние, в котором он находится до тех пор, пока на управляющем входе 46 действует единичный 45 сигнал. После окончания действия управляющего сигнала на входе 46 триггер 45 сбрасывается в нулевое состояние импульсом, действующим на входе

37 ° Ha прямом выходе триггера 45 фор- 5< мируется сигнал строба, поступающий на управляющий выход 48 тактователя импульсов .

Предлагаемое устройство, кроме формирования суммы квадратов трех величин, может использоваться в режиме формирования суммы квадратов двух величин или в режиме формирования квадратичной функции. Когда входные

73 10 сигнапы действуют только на двух информационных входах устройства, а на третий информационный вход поступает нулевой сигнал, устройство формирует сумму квадратов двух величин, Если только на один информационный вход поступает входной сигнал, а на двух других входах устройства действуют нулевые сигналы, то устройство формирует квадратичную функцию, Ф о р м у л а и з о б р е т е н и я

Квадратор, содержащий два регистра сдвига, первый сумматор, коммутатор, триггер, три элемента И, три элемента ИЛИ, три элемента задержки, два формирователя импульсов, два тактователя импульсов, блок управления, первый выход которого соединен с входами синхронизации первого и второго регистров сдвига, второй выход— с входами управления сдвигом первого и второго регистров сдвига, установочные входы которых подключены к входу логического нуля квадратора, а информационные входы первого и второго регистров сдвига соединены с выходами первого сумматора и первого элемента И соответственно, третий выход блока управления соединен с тактовыми входами первого и второго тактователей импульсов, управляющие входы которых подключены соответственно к выходам второго элемента И и первого элемента ИЛИ, четвертый выход блока управления соединен первым входом второго элемента ИЛИ, второй вход которого соединен с выходом первого элемента задержки, пятый выход блока управления подключен к управляющим входам первого и второго формирователей импульсов, информационные входы которых являются соответственно входами первого и второго аргументов квадратора, выход первого регистра сдвига соединен с первым входом первого сумматора, второй вход которого соединен с выходом третьего элемента И, выход второго элемента ИЛИ соединен непосредственно с первым информационным входом коммутатора и через второй элемент задержки — с вторым информационным входом коммутатора, управляющий вход которого соединен с управляющим выходом первого тактователя импульсов, ° выход второго регистра сдвига соединен с входом первого элемента эадерж13222 ки, с первым входом третьего элемента ИЛИ и с входом установки в "О" триггера, инверсный выход которого соединен с первым входом первого элемента И, прямой выход триггера соединен через третий элемент задержки с вторым входом третьего элемента ИЛИ, выход которого подключен к второму входу первого элемента И, вход установки в 1 триггера соединен с так- 10 товым выходом второго тактователя импульсов, управляющий выход которого соединен с первым входом третьего элемента И, выходы первого и второго формирователей импульсов соединены соответственно с первыми и вторыми входами первого элемента ИЛИ и второго элемента И, о т л и ч а ю щ и йс я тем, что, с целью расширения класса решаемых задач за счет возмож- 2р ности формирования суммы квадратов трех величин, в него введены второй сумматор, третий формирователь импульсов и третий тактователь импульсов, четвертый элемент И и элемент И-ИЛИ, причем второй вход третьего элемента

И соединен с выходом второго сумматора, первый и второй входы которого соединены с выходами коммутатора и

73 12 четвертого элемента И соответсTppHHo первый и второй входы которого подклю. чены соответственно к управляющему выходу третьего формирователя импульсов и выходу второго элемента ИЛИ, тактовый и управляющий входы третьего тактователя импульсов соединены с третьим выходом блока управления и выходом элемента И-ИЛИ соответственно, пятый выход блока управления соединен с управляющим входом третьего формирователя импульсов, информационный вход которого является входом третьего аргумента квадратора, выход первого формирователя импульсов соединен с первыми входами первой и второй групп входов элемента И-ИЛИ, вторые входы первой и второй групп входом которого подключены к выходам соответственно второго и третьего формирователей импульсов, первый и второй входы третьей группы входов элемента И-ИЛИ соединены с выходами соответственно второго и третьего формирователей импульсов, третьи входы первого элемента ИЛИ и второго элемента И соединены с выходом третьего формирователя импульсов .

1322273

20) Ри2. 2

Составитель Г.Баранов

Техред Л.Олийнык

Корректор Л.Патай

Редактор А.Ворович

Заказ 2865/45

Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4