Устройство для суммирования @ последовательно поступающих чисел
Изобретение относится к вычислительной технике и может быть использовано в устройствах статистической обработки информации.Цель изобретения - увеличение быстродействия. Устройство для суммирования m последовательно поступающих чисел содержит первый и второй регистры 1 и 2, счетчик 3, оперативное запоминающее устройство 4, вычитатель 5, накапливающий сумматор 6, Формирователь 7 импульсов , информационные входы 8, тактовый вход 9, вход 10 сброса, выходы 11 результата. 2 ил. с ф f // J оо 1C к ьо а tsD I j иг. 1
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (19) 01) (51)4 ."; 06 У 7/50 в«,. . Р ° «««,д,13, ОПИСАНИЕ ИЗОБРЕТЕНИЯ
H АBTOPCHOMV СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3974808/24-24 (22) 11,11,85 (46) Р7.07,87. Бюл. % 25 (71) Горьковский исследовательский физико-технический институт при Горьковском государстненном университете им, Н, И. Побачевского (72) Н. Н. Макаров (53) 681.325.5(088.8) (56) Авторское снидетельство СССР 11« 581470, кл, 0 06 F 7/50, 1975 ° Авторское снидетельство СССР Р 1075260, кл, г. 06 F 7/50, 1982, (54) УСТРОЙСТВО ДЛЯ СУММИРОВАНИЯ ш ПОСЛЕДОВАТЕЛЬНО ПОСТУПА10П1ИХ ЧИСЕЛ (57) Изобретение относится к нычислительной технике и может быть использовано в устройствам статистической обработки информации, Цель изобретения — увеличение быстродействия. Устройство для суммирования m последовательно поступающих чисел содержит первый и второй регистры 1 и 2, счетчик Э, оперативное запоминающее устройство 4, вычитатель 5, накапливающий сумматор 6, Формирователь 7 им11ульсов, информационные нходы 8, тактовый вход 9, вход 10 сброса, выходы ll результата. 2 ил. 4 1322 Изобретение относится к вичислительной технике и может быть использовано в ус ройствах статистической обработки информации. Пель изобретения — увеличение быстродействия. На фиг, l представлена функциональная схема устройства для суммирования m последовательно поступающих чисел; на фиг. 2 — временные диаграм-10 мы работы устройства. Устройство для суммирования щ последовательно поступающих чисел содержит первый 1 и второй 2 регистры, счетчик 3, оперативное запоминающее 1 устройство 4, вычислитель 5, накапливающий сумматор 6, формирователь 7 импульсов, информационные входы 8 устройства, тактовый вход 9 устройства, вход 10 сброса устройства, выходы 0 ll результата устройства, вычитатель содержит и-разрядный сумматор 12 (где п — разрядность операндов) и и элементов НЕ 13, накапливающий сумматор содержит И-разрядный сумматор 14 и регистр . 15 (где N = n + lop>m) формирователь импульсов содержит нечетное число элементов НЕ 15„ элемент И 17„ нечетное число элементов НЕ 18. Регистры 1 и 2 выполнены с дина- З0 мическим стробирующим входом С, запись информации в них производится . передним фронтом стробирующего сигнала. Счетчик 3 срабатывает по заднему фронту счетного импульса и может быть выполнен на микросхеме К155 ИЕ7. Оперативное запоминающее устройство имеет n p o H r адресных входов, При нулевом сигнале V производится запись информации, при единич- ир ном — считывание. Формирователь / предназначен для выработки инверсного импульсного сигнала, задержанного относительно переднего фронта тактового сигнала. 4g При изменении входного сигнала формирователя с нуля на единицу в течение времени задержки фронта сигнала эпементами НЕ 16 на входах элемента И 17 устанавливаются единичные сиг- gp налы. Единичный импульсный сигнал с ьыхода элемента И 17 задерживается и инвертируется элементами НЕ 18, При выполнении формирователя 7 на щести элементах НЕ типа К155 ПИ1 и у элементе И типа K155 JIIIl длительность выходного импульса формироватепя равна 45-75 нс, а задержка от262 2 носительно переднего фронта тактового сигнала 60-100 нс ° На входи 8 устройства подаются параллельные и-разрядные двоичные коды суммируемых чисел с частотой, равной частоте тактового сигнала, подаваемого на вход 9. Для правильной работы устройства необходимо, чтобы в момент изменения тактового сигнала с нуля на единицу информация на входах 8 была достоверной. Отрицательные числа подаются на входы 8 в дополнительном коде, при этом старший п-й разряд является знаковым. На вход 10 подается единичный сигнал, устанавливающий устройство в исходное состояние. Конкретный вариант устройства по фиг. 1 выполнен с n = 8, N = 16> г — 8, m = 256, Устройство работает следующим образом. После включения питания íà вход I0 подается сигнал, удерживающий регистр I и накапливающий сумматор 6 в нулевом состоянии. Счетчик 3 осуществляет непрерывный счет тактовых импульсов, при этом на его выходе Формируются коды, обеспечивающие перебор адресов оперативного запоминающего устройства 4, а импульсные сигналы с выхода формирователя 7 записывают в ячейке с этими адресами нулевые коды. Для обеспечения зануления п ячеек оперативного запоминающего уст" ройства 4 длительность сигнала сброса должна быть более п Т. В конце процесса зануления на выходах регистра 2 и вычитателя 5 устанавливаются нулевые коды. По окончании сигнала сброса . передним фронтом тактового сигнала в регистр 1 записывается первое число С., которое поступает через вычитатель 5 в накапливающий сумматор 6 и записьгвается в ячейку ОЗУ с адресом А.. Начальный адрес А0 определяется состоянием счетчика 3 в момент окончания сигнала сброса и является случайным числом. В течение первых m тактов в ОЗУ записываются первые и чисел, а считываются нулевые коды, так как считывание кода из оперативного запоминающего устройства по адресу а и I его запись в регистр 2 осуществляется ранее записи кода по этому адре1322262 4 су, Код В... В накапливающем сумматоре в течение первых m тактов формируется согласно Выражению В;., = В + + С. при i = 1, m, где С, — код В 1 регистре 1 в i-ом такте, а В,, В, код В накапливающем сумматоре 6 соответственно в i + 1 и i-ом тактах. В (m + 1)-м такте работы в регистр 2 запишется код С,, записанный m тактов назад в ячейк A оперативного запоминающего устройства, а на выходе вычитателя 5 сформируется код аС,„,„, равный С,,, — С, . В i-м такте при д ш на выходе вычитателя 5 будет код д С, равный С, — С, 15 Следовательно, код В;„изменяется по закону В + С при i m; В +С.+С при i 1 m r-m В; и равен сумме последних m чисел, поступающих последовательно на входы 8 устройства, 25 Число m определяется коэффициентом пересчета счетчика 3 и может быть v произвольным. Если m = 2, п старших разрядов выходного кода равны среднему арифметическому из ш последова- 30 тельно поступивших чисел. Работу устройства В течение одного такта можно проследить по временным диаграммам (фиг. 2). Диаграммы представлены для конкретного устройства, реализованного на микросхемах серии Kl55 при частоте тактового сигнала 2 МГц и длительности 300 нс (диаграмма 1). Состояние счетчика 3 изменяется по заднему фронту тактового сиг- 40 нала (диаграмма 2), время „ равно длительности переходного процесса в счетчике 3. На диаграмме 3 показано состояние выходного сигнала на выходе оперативного запоминающего устрой-45 ства 4 ° В течение времени 7, и 7 в оперативном запоминающем устройстве 4 происходит переходной процесс, связанный со сменой адреса, а в течение времени 7 — переходной процесс, связанный с записью новой информации. Считывание информации с ОЗУ можно ПРОизВОдить ВО Время L или 55 при этом во время "c> считывается ранее записанная информация по этому адресу, а Во время, — вновь записанная информация. Сигнал на Выходе Р ормирователя 7 имеет длительность, и задержку I по Отношению к переднему фронту тактового сигнала. Па диаграмме 5 представлено состояние выходных сигналов регистров 1, 2 и 14, которое изменяется по переднему фронту тактового сигнала с задержкой Г, обусловленной временем переключения регистров. Следует обратить внимание, что запись в регистр 2 кода из оперативного запоминающего устройства 4 осуществляется во время в, благодаря чему в регистре 2 запоминается код, записанньп» в оперативное запоминающее устройство. 4 m тактов назад. Из диаграммы 6 видно, что переходной процесс в сумматоре 13 начинается после обновления информации в регистрах 1, 2 и 14 и заканчивается через время 79 . Переходной процесс должен закончиться ранее, чем появится передний фронт тактового сигнала, при этом код с выхода сумматора 13 который в течение времени ".„ должен быть устойчивым, переписывается в регистр 14, Из диаграмм 1-6 следует, что наибольшей длительностью обладают переходные процессы в сумматорах, а длительность такта суммирования равна +, и определяется в основном временем 7 . Период Т тактового сигнала должен выбираться больше, чем в Длительность определяется (N + 1)", где Т вЂ” время срабатывания одного разряда комбинационного сумматора. Формула изобретения Устройство для суммирования m последовательно поступающих чисел, содержащее накапливающий сумматор, первый и второй регистры, причем выходы накапливающего сумматора соединены с выходами результата устройства, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, в него введены счетчик, оперативное запоминающее устройство, формирователь импульсов, Вычитатель, содержащий п-разрядный сумматор (где г — разрядность операндов) и и элементов HF., накапливающий сумматор содержит .J-разрядный сумматор и регистп (где,1 = и + 1"г щ), причем 1322262 Риг. 2 Составитель Г1. Есенина Редактор IT. Герепп» Техред А.Кравчук Корректор С. Шекмар 2864/44 Тираж 672 Подписное В1111ИГП1 Государственного комитета СССР по делам изобретений и открытий 113035, Москва, F-35, Раушская наб.; д. 4/5 )аказ Производств HE»i -t»îлиграф»»ческое предприятие, г, Ужгород, ул. Рроектная, 4 »»нформацио»»»»ые входы»»е1н»ого регистра соеди»»ены соответственно с нходами разрядов операндов устройства, тактовьп» вход устройства соединен с входами синхронизации первого и второго регистра и регистра накапливающего сумматора, счетным входом триггера и входом формирователя импульсов, выход которого соеди»»е»» с входом управления записью и считыванием 1О оперативного запоминающего устройства, адреснь»е входы которого соединены соответственно с выходаьп» счетчика, выходы первого регистра соединены соответственно с информационными 15 входами оперативного запоминающего устройства и соединены соответственно с информационными входами первой группы и-разрядного сумматора, входы второй.,группы которого соед»не»ьу со- 20 ответственно с выходами элементов НЕ вычитателя, входы ко-op»»r.: соединены соответственно с выходами нторого регистра, информационные входы которого соединены соответственно с выходами оперативного запоминающего устройства, вход переноса и-разрядного сумматора соединен с входом логической единицы устройства, выходы и-разрядного сумматора соединены соответственно с входами с первого по и-й первой группы N-разрядного сумматора, входы первой группь» с (п+1)го по N-й которого соединены с выходом п-го разряда п-разрядного сумматора, входы второй группы N-разрядного сумматора соединены соответственно с выходами регистра накапливающего сумматора и соединены соответственно с выходами накапливающего сумматора, вход сброса устройства соединен с входами установки первого регистра и регистра накапливающего сумматора, информационные входы которого соединены соответственно с выходами N-разрядного сумматора.
