Запоминающее устройство с обнаружением модульных ошибок
Изобретение относится к вычислительной технике, а именно к запоминающим устройствам с самоконтролем, и может быть применено для контроля блоков модульной памяти при однонаправленном характере модульных ошибок. Целью изобретения является повышение достоверности контроля. Устройство содержит блок 1 модульной памяти, каждая ячейка которого Ш выполнена из семиразрядных информационных модулей 2|-2г памяти и трехразрядных контрольных модулей памяти, блоки 14, 15 кодирования по коду Бергера, блоки 16-21 формирователей четности, блоки 22-24 поразрядного С4}авнения, формирователи 25, 26 кода адреса ошибки, блоки 27, 28 определения типа ошибки и блок 29 регистрации ошибок. При записи и при чтении информации происходит кодирование данных в блоках 14, 15 кодирования по коду Бергера и блоках 16-21 формирователей четности. При записи три группы контрольных кодов записываются в модули 28-2io памяти и затем при считывании сравииваются поразрядно с образованными из считанных данных тремя группами контрольных кодов в блоках 22-24. В блоке 28 анализируются сигналы с выходов блоков 22-24 поразрядного сравнения и на его выходах 30 появляются сигналы наличия ошибки и сигнал ошибки в информационных разрядах. 8 ил. & (Л 00 1Ю ГчЭ 00 Фиг. 1
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (51) 4 (- 11 С 29 00
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ л.Ф
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4003136/24-24 (22) 02.01.86 (46) 07.07.87. Бюл. № 25 (71) Московский энергетический институт (72) Г. А. Бородин и А. К. Столяров (53) 681.327(088.8) (56) Авторское свидетельство СССР № 907588, кл. G 11 С 29/00, 1980.
Авторское свидетельство СССР № 1211810, кл. С 11 С 29/00, 1984. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО
С ОБНАРУЖЕНИЕМ МОДУЛЬНЫХ ОШИБОК (57) Изобретение относится к вычислительной технике, а именно к запоминающим устройствам с самоконтролем, и может быть применено для контроля блоков модульной памяти при однонаправленном характере модульных ошибок. Целью изобретения является повышение достоверности контроля. Устройство содержит блок 1 модульной памяти, каждая ячейка которого
„„SU„„1322377 А 1 выполнена из семиразрядных информационных модулей 21 — 2 памяти и трехразрядных контрольных модулей 28 — 210 памяти, блоки 14, 15 кодирования по коду Бергера, блоки 16 — 21 формирователей четности, блоки 22 — 24 поразрядного сравнения, формирователи 25, 26 кода адреса ошибки, блоки 27, 28 определения типа ошибки и блок 29 регистрации ошибок. При записи н при чтении информации происходит кодирование данных в блоках 14, 15 кодирования по коду Бергера и блоках 16 — 21 формирователей четности. При записи три группы контрольных кодов записываются в модули 28 — 2i0 памяти и затем при считывании сравниваются поразрядно с образованными из считанных данных тремя группами контрольных кодов в блоках 22 — 24.
В блоке 28 анализируются сигналы с выходов блоков 22 — 24 поразрядного сравнения и на его выходах 30 появляются сигналы наличия ошибки и сигнал ошибки в информационных разрядах. 8 ил.
1322377
11 <06 (> T(. 1tH Kt, <1 it Л1(Н НО К За ИОЛ1 И ii <1 К)(ЦИ >t У(Т 1)0(1"Гвам t<) средстначи кон < р<>. IH. и ч<> кеT быть и flo,lh «>вано лля контро,<Я 6л<)к >8 8 молу 11,1i< > II 113 Л1 1! T (! ПРИ ()ЛН() Н 3111> Н. It ((II 0Ë1 X i P<1 K 1 t p()1<>лл. ь((ых ollli16oh. 1(е,!, и <06ретения li >и:,. !(гни(.(<>«OI<(рн<>с1и ко>,троля На фнг. 1 Ире (сTd8,(t и;1 ф, llhИИ<>ll;1, I f! i rl С Х< >(t .(. Ii) I >Р МОГО V(TI)Oft(Ttl k) 113 м я 1 и; El, t фиг 3 и 4 — (1>л икциона. (8 ;!.(1)<са ()lilибки. Уt грс>иство сс>л< ржит (фill 11 6.и>к 1 модульной и;(чяти, с<>(i(>HI(i>ill и < чо (улей 2 1 1, 1 л(и Т И, t >1 Х О, (() Л), ) « I (1(i i l 1 >I 1 t Н И Я, B X (>ioм 4 (>бр(1(1(ения,,>лрс kf(,()(ft i), иkfôoj)маl(ki )и ill>! 1И t> ВХО 13 »1 И, (РУ IIII!i 1 I< КС>И I Р(>Л },>11,<; ВХО l<>l! 7 9; 1(ерв<>й lii> I pc I l <(>, IIII<>рл<ациониыми Выходами I пи кои грольных вых<>л<)» 11 1,) с первой tl(> Греl ьh), и(рньlki 14 и Bl()i)<)!i 15 6.10» l I >,lи!>08;il!It>l Ilo к(>лу E)t1)гt l>3, 6,)оки 16 1 (E>()I> IIII)t)8;tI(лей (< Гнс>с-. и ilt j >i <) Ilo;II с1 0 и 6,1<) К ki ) ) <) 4 И < ) i < р H < и < >I Ч (lilt H с Ilt p80(<> и() грс Гий. IIBpBI (è "5 Il (!(Орой 21 ф(>рч и рователн h<; l;t 3 (рс,;1 01(„(6ки, l l <> p 8 hI H 2 7 И 8 T< ) p < > H .> 6, I O i(k! < ) (! O(l t, I t I (H . и и:1 () (I IH<)hil и 6;IÎK 2<1 (>t I l 11;! ф ll 1 06<> i!i<) <(Ч(>,«)ill ð(),thti(,it (>((кол(,! 30 у Tp0) На фиг. 2 Обо!(IB и,lhl се 1 и(>азрялные ktEI+<)pXt3I(ktOHE(hIt л10, (у.lи 2 "-;(;)л(яппи Тр(X,)3..<рЯ, 1нl>1<. hОEIТIЧ>1ЬНI>li л10.)>, .1И 2» ((амяти кажло(! я н ики ",t 1H и 6 loK I 1. Ьli)KH 18- -20 to:(ер,ка ; фи(3 и 4) форчирон;>тели 32:)1 е(lt<>< i>и с вколол<и 1 E f- <, нв(х(1.13 л1 и !с) ) ) и < эО!) м и рс)83 (; I u 35 3/ чеГНОсти i. Вх(>, (3«!kl 1, «< и Ны;0(;>МИ "()> Вы()олн< ии< 6.Н>к<>8 1! и "1 и принцип ПОЛЬ.IК)Ч(. НИЯ К 81>(. (>,(ач >! — g< 3(Ii!.1(>(, IЧI(hi сi)oTltt. I (ãB(.till() 61<>h 18 (фи и) и >, оку "(1 (фиг 4). )х()ж.(ь(й из с>,и)кои 22 "4 !Io, i <ря,(н )I o i P38l1(. НИЯ СО <<ÐÆÈ Г (фИ(,) ) !)<>РЛ1И<)08;>Т< IИ 38 40 Ч<. THO(l H (ИX<) 1 !мli, Il I )> ажлыи из <).1()K()8 1-1 (1 ) l hi> 1 i> E><)i! Ii (iktH н<> колу Бергера солержит (, 1(. (i) фс)рчирователи 41 -47 кода Берг(. pd вы(1<>лE1ettHhie, например, из !1ЗУ и (ч hi!»1<:!лр<сНоН Выборки, (. Вхолачи () — „g I If)<- g и . l холами 14i «(15!-л Блок 28 определения ти (3 о иибки оьеp)K(IT (фиГ. < 1 э 18x!t и i>l 11 111 >8 >! I u эл(чент И 51 Второй формирователь 26 кода адреса ошибки содержит сумматоры 52 — 72 по модулю лва и элеченты ИЛИ 73--79. Устройство работает следующим образом. 5 В режиме записи информации на входы ,) (фиг. 1) полается 3лрес ячейки, н которую необходимо записать число, поступающее на входы 6. На вход 3 полают сигнал управления записью, например «Лог. О», а на вход 4 - — сигнал обращения, длительность которого должна превосходить задержки в блоках 1, 14, 16, 18, 20. В блоках 14, 16, 18 и 20 формируются три группы контрольных разрядов, которые записываются в соответствук>щие контрольные разряды каждой (5 ячейки памяти блока 1 по входам 7 — 9. На выходах каждого из блоков 14 и 15 (фиг. 6) вырабатывается двоичный код, указывающий число единиц в инфорчационных разрядах 61-.)д, поступающих »3 ЕГО ВХОД. В устройстве обеспечивается обнаружение Ошибок в двух из модулей 21- — 2><> пачяти. В режиме считывания на входы 5 подают алрес ячейки, информация из которой необхолича. На вход 3 подают < игнал ((итынаниЯ, например, «ЛО(1», 3 на Вход 4— >IrEf3л <>6ращения, например, «Лог. 1», длительность которого должна быть больше задержек н блоке 1 и блоках 15, 17, 19 и 21. (читанная информация поянляе)ся н;! Выходах 10 (информационные ра ряды) «;t(,(Зр хс)лах 11-- 13 (контрольные р;(зря.(t.t i Ix;IK и при записи, в блоках 15, 17, 19 и 21 00P !ЗУЮIСЯ TPИ ГРАНИ Ы КОНТР018(IЫХ РBЗPЯДОВ из считанных (<нфорчационн! (х разрядов, к<>торые 8 6;(оках 22 — 24 < р(!Вниваются с контрольнь;ми разрядами н;> Выходах 11 — 13 ь 35 храня! (Нмися в блоке 1. Нри наличии ошибки в считанных разрядах на выходах блоков 22 24 появляются (игналы несовii3ления (на всех трех сразу, только на днуx из треx и,(и н3 одном и 3 трех), ко(Орые постуlldloт I(3 входы блоков 25 и 26. 40 В б-(оках 25> и 26 ироизво.(ится выработка ном<ра (В унитарном коде) îIKJHàâøåão модуля 2i- 2i<> памяти. Затем по окончании переходных процессов и к приходу сигнала строба на вход 31, в блоке 27 осу(цествля45 OH сравнен е cu Hd ов, поступив с б Ioкон 25 и 26, и н случае Нх несонпаления иа выходе блока 27 вырабатывается сигнал, например «Лог. О», наличия отказов, например, в двух чодулях, который блокирует работу блока 29. В случае Отказа одного из 50 модулей 2I — -2!0 н блоках 25 и 26 нырабаты83K)T(:я одинаковые номера отказави>их моду.It. и и сигнал несовпадения на Bh(x038 блока 27 не вырабатывается. Сигналы с ныходов блоков 22 — 24 поступают для анализа в блок 28. Если на всех выходах блоков 22 — 24 55 присутствуют нулевые сигналы совпадения, то н рамках данного устройства такая ситуация воспринимается как отсутствие Ошибки (на Выходах 30 будет « lor. О> ) и информация чожет бып ь использована Если 1322377 Формула изобретения 7 3 9 Фиг. Z на выходе одного из блоков 22 — 24 имеются единичные сигналы нееовпадения, то такая ситуация («Лог. 1» на одном из выходов 30) означает отказ соответствующей группы контрольных разрядов блока 1 и информация может быть использована. Если на выходах не менее двух 1гз блоков 22 — 24 имеются единичные сигналы несовпадения, то такая ситуация воспринимается как ошибка в двух из модулей 2i — 2 о. Сигнал отказа в информационных модулях 2, — 2„появляется на выходе элемента И 51 (фиг. 7). Запоминающее устройство с обнаружением модульных ошибок, содержащее блок модульной памяти, блоки формирователей четности с первого по четвертый, блоки поразрядного сравнения, первый формирователь кода адреса ошибки, блок регистрации ошибок, первый и второй блоки кодирования по коду Бергера, входы KoTopblx соединены соответственно с информационными входами и выходами блока модульной памяти, контрольные входы первой и 25 второй групп которого подключены соответственно к выходам первого и третьего блоков формирователей четности, входы которых соединены с выходами первого блока кодирования по коду Бергера, причем выходы второго блока кодирования по коду 30 Бергера подключены к входам второго и четвертого блоков формирователей четности, выходы которых соединены соответственно с одними из входов первого и второго блоков поразрядного сравнения, выходы которых подключены к входам первого фор- 35 мирователя кода адреса ошибки, выходы которого соединены с одними из входов блока регистрации ошибок, другие входы первого и второго блоков поразрядного сравнения подключены соответственно к контрольным выходам первой и второй групп блока модуль-ной памяти, адресные и управляющие входы которого являются соответственно адресными входами, входом обращения, входом разрешения записи и считывания устройства, отличающееся тем, ч»о, " цепью повышения достоверности контроля, в него введены пятый и шестой блоки формирователей четности, третий блок поразрядного сравнения, второй формирователь кода адреса ошибки и блоки определения типа ошибки, причем входы и выходы пятого блока формирователей четности подключены соответственно к выходам первого блока кодирования по коду Бергера и к контрольным входам третьей группы блока модульной памяти, контрольные выходы третьей группы которого соединены с одними из входов третьего блока поразрядного сравнения, другие влоды которого подключены к выходам шестого блока формирователей четности, входы которого соединены с выходами второго блока кодирования по коду Бергера, выходы третьего блока поразрядного сравнения подключены к одним из входов второго формирователя кода адреса ошибки, выходы которого соединены с одними из информационных входов первого блока определения типа ошибки, другие информационные входы и выход которого подключены соответственно к выходам первого формирователя кода адреса ошибки и к др гим входам блока регистрации ошибок, другие входы второго формирователя кода адреса ошибки соединены с выходами первого блока поразрядного сравнения и входами первой группы второго блока опредс»ения типа ошибки, входы второй и третьей групп которого подключены соответственно к выходам второго и третьего блоков поразрядного сравнения, выходы блоков определения типа оцгибки являются контрольными выходами устройства, вход стробирования первого блока определения типа ошибки является входом синхронизации устройства. 1322377 ! lg Фа25 От &, /7(1У,2/) /7 zzs 221,2,5(от &. 22), <,5,g(om dn 25) Кдл 27 ©аг В (. осг,)нит(ип 1 л::ин(Ii;I 1 е IKKI Op С. 1! KBpb TeKp(1 И 1бсрс, Корр> 1 >р 1 . .1>K;11 ))(73, i0 1иран 58(1 I1o;1, i)((>(>о BI4IIIIl lH Го(ухарств(иного ко((ит(т(1 (.((.Р и, и(г)и . и )и )р(тсии)1 и ); >,, I I ЗГ):1, Мосас;>, Ж 3!), I;Ii Ii.(I;I>l на() . л 1 . 11()ои ) по 1(тисни(i иг>а ИГp 1(ри IecKoe lip(дир и! Ис. (У>(>гl>poä. i сн I р.)i I
