Преобразователь двоичного кода в двоично-десятичный

 

Изобретение относится к области автоматики и вычислительной техники. Его использование в преобразующих устройствах специализированных вычислительных машинах позволяет повысить быстродействие и расширить функциональные возможности за счет получения единичного позиционного кода тетрады . Преобразователь содержит регистры 1,2, сумматор 3, блок 4 управления вычитанием и коммутатор 8. Благодаря введению блока 5 дешифрации и шифраторов 6,7 обеспечивается потетрадное получение двоично-десятичного кода любого числа в пределах 2-1 за три такта, а также формирование для каждой получаемой тетрады кода 1 из 10. 2 ил. Шшгж WrT ТТт

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (Н) (50 4 Н 03 М 7/12

ЗСГСР.ВЧЧД я

13 ХЕ. (Х(-.;, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOIVIY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTVM (21) 3941650/24-24 (22) 09.08. 85 (46) 15.08,87. Бюл. Ф 30 (72) П. П, Никонович, М. И, Тявловский и Т, И. Тявловская (53) 681.325(088,8) (56) Авторское свидетельство СССР

9 864278, кл. Н 03 М 7/12, 1978.

Авторское свидетельство СССР

В 1198756, кл . Н 03 М 7/12, 1984. (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА

В ДВОИЧНО-ДЕСЯТИЧНЫЙ (57) Изобретение относится к области автоматики и вычислительной техники.

Его использование в преобразующих устройствах специализированных вычислительных машинах позволяет повысить быстродействие и расширить функциональные возможности за счет получения единичного позиционного кода тетрады. Преобразователь содержит регистры 1,2, сумматор 3, блок 4 управления вычитанием и коммутатор 8. Благодаря введению блока 5 дешифрации и шифраторов 6,7 обеспечивается потетрадное получение двоично-десятичного о кода любого числа в пределах 2 — 1 за три такта, а также формирование для каждой получаемой тетрады кода 1 иэ

10", 2 ил, 1330762 2

Изобретение относится к автоматике и вычислительной технике и может быть использовано в преобразующих устройствах специализированных вычислительных машин, оперирую.цих в двоичной системе исчисления и выдающих результат обработки информации B десятичной системе °

Цель изобретения — повышение быстродействия и расширение функциональных возможностей за счет получения единичного позиционного кода тетрады, kEa чертеже изображена блок-схема преобразователя.

Преобразователь двоичного кода в двоично-десятичный содержит первый и второй регистры 1 и 2, сумматор 3, блок 4 управления вычитанием, блок 5 дешифрации, первый и второй шифраторы 6, 7 и коммутатор 8. На фиг. ) обозначены информационные и тактовый входы 9 и 10, первые и вторые выходы

lI и 12, э также выходы 13 — 15 блока 4 управления вычитанием.

Блок 4 управления вычитанием идентичен аналогичному блоку прототипа и служит для анализа всех разрядных входов информациопног0 кода преобразователя, поступающих от регистра 1 ° ус овне формирования сигналов признаков тысяч, сотен и десятков на выходах 13-15 блока 4 управления вычитанием следующее: выход 13 = (12, = 2 »-2 +2 +2 2 2 " нь)ход 14 =())2=lg (2 +? +2 +2 2 (2 +

+2 +2 )); выхоп ) 5 = (k = 1), (! Г 2) + +2 +2 (2. )) )) Бпок 5 дешифрации служит для формирования единичного позиционного кода, разряды которого формируются в соответствии со следующими ус.повиями: выход девятого (старшего) разряца = f =2 (2 +2 .2 .(? +2 )+2 . 2 и

2 (2 +2 +2 +2 +2 (1+2 )j;

2 — Г 6 выхоц восьмого разряда =f =f 2 х 2" (2 +))+2 2 (2 +2 +? )+2" 2" 2 о ° к 2 ) 2в(2 +2в); выход седьмого разряда = f „=f, Ч !2 х2 ))+2 2" (2 2 (2 +2 (2 +2

° 2 ))+2 (E+2 (1+2в)) выход шестого разряда = fq =fi Г, +2k((l+2 l l+2 (I+2 )))) +2" (2" 2 °

„2е (2 +2ь 2, 2 )+2«PE+21 ()+2в+

+()+2 (1+2 )))3 : выход пятого разряда

2 2 2 (22+2 )+2 ()+2 (1+2 )+2 х

"(2 2" 2 (2 +2 +2 +2 )+2 (l+2

° ()+2 ()+2 ()+2 ) ) ) )".)); выход четвертого разряда

° 2 (2 +2 )+2" ()+2 (1+2 ° (1+2 ))Ц; выход третьего разряда =f f, f к (2»2 . 2". .2 )+2 . ()».2 E. (1+2 (1».

+2 ) )))) выход второго разряда =Гв 1, f,r (1+26 (l» 2T (1+2 в ()+24)) ))$ выход первого (младшего) раэря+2 (1+2)+2 2 2 2 2 (2 +2 )+

+2 î ()+2У()+2 ()+22(1+2 ))))$

Первый шифратор 6 работает в соответствии с таблицей истинности.

При этом на его управляющие входы с первого по третий поступают сигналы соответственно (E) — (р, с блока 4, а на информационные входы с первого по девятый — сигналы соответственно

f>-Г, с блока 5. При этом при появлении на информационных входах шифратора 6 единицы, например в первом разряде f9, а на управляющих входах также в первом разряде ((g3), на выходе шифратора 6 формируется двоичный код числа тетрады с наличием единицы в разрядах 2 и 2, что соот2 1 ветствует числу 10, Если поступят сигналы f и (2), то Выходнои код числа тетрады будет принимать значение "единица" в разрядах 2,2 и 2 что соответствует числу 100. Если поступят сигналы f и (El,, то сформируется число 1000, т.е. наличие единиц в разрядах 2 . и 2 — 2

Второй шифратор 7 служит для преобразования единичного позиционного кода с блока 5 в двоично-десятичный код тетрады, Преобразователь двоичного кода в двоично-десятичный работает следующим образом, В исходном состоянии в регистр 1 записано с входов 9 преобразуемое

1330762

10

25 двоичное число, регистр 2 установлен в исходное нулевое состояние.

Число, записанное в регистр 1, анализируется в блоке 4 управления вычитанием. Если анализируемое число содержит "тысячи", то появляется сигнал признака "тысяч" на выходе 13 блока 4, если число не содержит "тысяч, а содержит сотни, то появляется сигнал признака "сотен" на выходе 14 этого блока 4, а если оно содержит только "десятки", то появляется сигнал признака "десятки" на выходе 15 блока 4, Одновременно осуществляется анализ разрядов двоичного числа в блоке 5 дешифрации, в котором формируется единичный позиционный код тетрады. Этот код поступает на входы 12 преобразователя и на входы шифраторов 6 и 7, В шифраторе

6 с учетом признаков тетрады, поступающих на его управляющие входы с блока 4, формируется двоичный код тетрады, Этот код поступает на входы сумматора 3, где вычитается из числа, поступающего на его другие входы от регистра I..

При поступлении импульса тактовой частоты с входа 10 на тактовый вход регистра 1 результат вычитания иэ сумматора 3 заносится в регистр I для дальнейшего преобразования, Операция вычитания повторяется с приходом каждого импульса тактовой частоты и осуществляется до тех пор, пока число в регистре 1 не станет меньше десяти, Десятичный код тетрады с выхода блока 5 преобразуется в двоичный код тетрады в шифраторе 7, Этот код тетрады через коммутатор 8, управляемый сигналами признака тетрады, которые поступают от блока 4 управления вычитанием, и синхронизируемый импульсами тактовой частоты, которые поступают с входа 10 преобразователя, поступает на соответствующие вхо-. ды регистра 2 для временного хранения. По каждому импульсу тактовой частоты в регистр 2 заносится одна тетрада двоично-десятичного числа, Двоичный код тетрады единиц формируется в регистре 1. Так, например, число 7895 преобразуется за 3 такта, причем в первом такте формируется двоичный код числа 7 (0111) и сигнал признака "тысячи", который коммутирует этот код на входы регистра 2

55 в тетраду "тысяч" ° Во втором такте формируется двоичный код числа 8 (1000) и признак "сотен", который коммутирует этот код в тетраду "сотен" регистра 2, По третьему такту формируется двоичный код числа 9 (1001) и сигнал признака "десятки".

Этот код поступает в регистр 2 в тетраду десятков, Двоичный код единиц, равный 5 (0101), формируется в регистре 1 по третьему такту, Таким образом, быстродействие данного преобразователя выше, чем в прототипе> так как преобразователь тринадцатиразрядных двоичных чисел осуществляется всегда за 3 такта.

Кроме того, обеспечивается формирование единичного позиционного кода каждой тетрады н десятичном формате, т.е, кода "1 из 10", что расширяет функциональные возможности преобразователя, формула изобретения

Преобразователь двоичного кода в двоично-десятичный, содержащий первый регистр, выходы которого подключены к соответствующим входам блока управления вычитанием и к первым входам сумматора, выходы которого соединены с информационными входами первого регистра, выходы блока управления вычитанием подключены к управляющим входам коммутатора, выходы которого соединены с входами второго регистра, выходы которого являются первыми входами преобразователя, установочные и тактовый входы первого регистра являются соответственно информационными и тактовым . входами преобразователя, о т л и ч а ю— шийся тем, что, с целью повышения быстродействия и расширения функциональных воэможностей за счет получения единичного позиционного кода тетрады, в преобразователь введены шифратор и блок дешифрации, входы которого подключены к соответствующим выходам первого регистра, выходы блока дешифрации соединены с соответствующими информационными входами первого и входами второго шифраторов и являются вторыми выходами преобразователя, управляющие входы первого шифратора подключены к соответствующим выходам блока управления

1330762 вычитанием, выходы первого и второго шифраторов соединены соответственно с вторыми входами сумматора и с информационными входами коммутатора, тактовый вход которого подключен к тактовому входу преобразователя,