Формирователь сигналов выборки

 

Изобретение относится к вычислительной технике и может быть использовано в полупроводниковых запоминающих устройствах . Целью изобретения является повышение быстродействия формирователя сигналов выборки. Устройство содержит лифференциальный каскад на двух транзисторах п-р-п типа 1 и 2 и резисторе 3, ограничительный элемент на диоде 4, ключевой элемент на транзисторе р-п-р-типа 5, дополнительный ключевой элемент на транзисторе р-п-р-типа 6, выходной каскад на транзисторах п-р-п типа 7 и 8 и резисторе 9, шины управления режимом формирователя; первую 10, вторую 11 и третью 12, шину запуска 13, шину управления амплитудой выходного сигнала 14, шину питания 15, нулевую шину 16, шину выбора 17. Формирователь сигналов выборки не потребляет мощности при отсутствии тока на шине 13 запуска, нет выборки со стороны дешифратора адреса. Формирование необходимого импульса на выходе устройства производится в соответствии с комбинацией сигналов на шинах 10-12 управления режимом, при этом следует различать следуюш,ие режимы работы: холостой ход при наличии и при отсутствии выборки со стороны дешифратора адреса , формирование положительного и отрицательного импульсов при наличии выборки со стороны дешифратора адреса. 2 ил. i (Л 00 оо О5 О ;о ;о

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1336099 А1 (50 4 G 11 С 7 00

"i и

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPGHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

llO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3923205/24-24 (22) 08.07.85 (46) 07.09.87. Бюл. № 33 (71) Таганрогский радиотехнический институт им. В. Д. Калмыкова (72) П. А. Землянухин (53) 681.327.6 (088.8) (56) Валиев К. А., Орликовский А. А.

Полупроводниковые интегральные схемы памяти на биполярных транзисторных структурах. — М.: Советское радио, 1979, с. 233.

Электроника, № 9, с. 59 — 65. (54) ФОРМИРОВАТЕЛЬ СИГНАЛОВ ВЫБОРКИ (57) Изобретение относится к вычислительной технике и может быть использовано в полупроводниковых запоминающих устройствах. Целью изобретения является повышение быстродействия формирователя сигналов выборки. Устройство содержит дифференциальный каскад на двух транзисторах п-р-и типа 1 и 2 и резисторе 3, ограничительный элемент на диоде 4, ключевой элемент на транзисторе р-п-р-типа 5, дополнительный ключевой элемент на транзисторе р-и-р-типа 6, выходной каскад на транзисторах п-р-и типа 7 и 8 и резисторе 9, шины управления режимом формирователя: первую 10, вторую 11 и третью 12, шину запуска 13, шину управления амплитудой выходного сигнала 14, шину питания 15, нулевую шину 16, шину выбора 17. Формирователь сигналов выборки не потребляет мощности при отсутствии тока на шине 13 запуска, нет выборки со стороны дешифратора адреса.

Формирование необходимого импульса на выходе устройства производится в соответствии с комбинацией сигналов на шинах

10 — 12 управления режимом, при этом сле- ф дует различать следующие режимы работы: холостой ход при наличии и при отсутствнн выборки со стороны дешнфратора адреса, формирование положительного н отрицательного импульсов при наличии выборки со стороны дешифратора адреса. 2 ил. Я

1336099

Формула изобретения

1

Изобретение относится к вычислительной технике и может быть использовано в полупроводниковых запоминающих устройствах.

Цель изобретения — повышение быстродействия формирователя сигналов выборки.

На фиг. 1 приведена схема формирователя выборки; на фиг. 2 — временные диаграммы работы в различных режимах.

Формирователь содержит дифференциальный каскад на двух транзисторах и-р-и-типа 1 и 2 и резисторе 3, ограничительный элемент на диоде 4, ключевой элемент на транзисторе р-и-р-типа 5, дополнительный ключевой элемент на транзисторе р-п-р-типа 6, выходной каскад на транзисторах и-р-и-типа 7 и 8 и резисторе 9, шины управления режимом формирователя: первую 10, вторую 11 и третью 12, шину 13 запуска, шину 14 управления амплитудой выходного сигнала, шину 15 питания, нулевую шину 16, шину 17 выбора.

Формирователь работает следующим образом.

Формирователь сигналов выборки не потребляет мощности при отсутствии тока на шине 13 запуска — нет выборки со стороны дешифратора адреса. Формирование необходимого импульса на выходе устройства производится в соответствии с комбинацией сигналов на шинах 10 — 12 управления режимом, при этом следует различать следующие режимы работы: холостой ход при наличии и при отсутствии выборки со стороны дешифратора адреса; формирование положительного и отрицательного импульсов при наличии выборки со стороны дешифратора адреса.

Рассмотрим работу формирователя сигналов выборки в соответствии с предлагаемыми режимами.

Режим А. В этом режиме на шинах 10 — 12 управления режимом поддерживаются произвольные уровни логических сигналов: высокий U, или низкий Un. Кроме того, отсутствует выборка со стороны дешифратора адреса — нет тока в цепи шины 13 запуска, при этом на шине 17 выбора сохраняется третье состояние (режим холостого хода) и нет потребления мощности устройством.

Последующие режимы (Б, В, Г) соответствуют наличию выборки со стороны дешифратора адреса — есть ток в цепи шины !3 запуска.

Режим Б. К первой 10 и третьей 12 шинам управления режимом приложен низкий потенциал U<, а к второй шине 11

/ управления режимом — высокий ) ь При таком соотношении сигналов ток от дешифратора адреса по шине 13 запуска замыкается в цепь эмиттера второго транзистора 2 дифференциального ка-када и-р-и-типа и далее на шину 5 питчния.

Тока в коллекторных цепях первого транзистора дифференциального каскада п-р-и5

2 типа 1 и транзистора дополнительного ключевого элемента р-п-р-типа 6 нет, т. е. нет падения потенциала на резисторах 3 и 9, следовательно транзистор ключевого элемента р-и-р-типа 5 и транзистор второго выходного каскада и-р-и-типа 8 заперты, поэтому на шине выбора обеспечивается третье состояние (режим холостого хода).

Режим В. На второй 11 и третьей 12 шинах управления режимом поддерживается низкий потенциал U„ а на первой шине 10 управления режимом — высокий U . При таком соотношении сигналов ток от дешифратора адреса по шине 13 запуска замыкается в цепь эмиттера первого транзистора дифференциального каскада п-р-итипа 1 и, проходя через этот транзистор, обеспечивает падение потенциала на резисторе 3. Транзистор ключевого элемента р-и-р-типа 5 отпирается, потенциал точки соединения коллектора этого транзистора, анода диода ограничительного элемента 4 и базы транзистора первого выходного каскада п-р-п-типа 7 повышается, при этом на шине 17 выбора устанавливается потенциал U, который соответствует потенциалу на шине

14 управления амплитудой выходного сигнала 14.

Режим Г. На первой 10 и второй 11 шинах управления режимом поддерживается низкий потенциал Vo, а на третьей шине 12 управления режимом — высокий.

При таком соотношении сигналов ток от дешифратора адреса по шине 13 запуска замыкается в цепь базы транзистора дополнительного ключевого элемента р-п-ртипа 6, обеспечивая тем самым протекание тока по цепи: третья шина 12 управления режимом — эмиттер-коллектор транзистора дополнительного ключевого элемента р-и-р-типа 6. Этот ток обеспечивает падение потенциала на резисторе 9. Следовательно, открывается транзистор второго выходного каскада и-р-и-типа 8 и потенциал шины 17 выбора устанавливается на низком уровне U<>.

Формирователь сигналов выборки, содержащий дифференциальный каскад на двух транзисторах и-р-п-типа и резисторе, ограничительный элемент на диоде, ключевой элемент на транзисторе р-п-р-типа, база которого соединена с одним выводом резистора и коллектором первого транзистора и-р-и-типа дифференциального каскада, второй вывод резистора и коллектор второго транзистора и-р-и-типа дифференциального каскада соединены с шиной питания формирователя, базы первого и второго транзисторов п-р-и-типа дифференциального каскада являются первой и второй шинами управления режимом формирователя соот1336099

1 0 17 4 п

Фиг. 2

Составитель В. Гордонова

Редактор Н. Бобкова Техред И. Верес Корректор Л. Обручар

Заказ 3809/49 Тираж 589 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 ветственно, эмиттеры первого и второго транзисторов и-р-и-типа дифференциального каскада обьединены и являются шиной запуска формирователя, эмиттер транзистора р-и-р-типа ключевого элемента и коллектора транзистора и-р-и-типа первого выходного каскада соединены с шиной питания формирователя, а коллектор — с базой транзистора и-р-п-типа первого выходного каскада и анодом диода ограничительного элемента, катод которого является шиной управления амплитудой выходного сигнала формирователя, отличающийся тем, что, с целью повышения быстродействия, он содержит дополнительный ключевой элемент на транзисторе р-п-р-типа и второй выходной каскад на резисторе и транзисторе п-р-п-типа, эмиттер которого и один вывод резистора подключены к нулевой шине формирователя, второй вывод резистора и база транзистора и-р-и-типа второго выходного каскада подключены к коллектору транзистора р-п-р-типа дополнительного ключевого элемента, эмиттер которого является третьей шиной управления режимом формирователя, а база соединена с эмиттерами первого и второго транзисторов и-р-птипа дифференциального каскада, коллектор транзистора и-р-и-типа второго выходного каскада соединен с эмиттером транзистора п-р-и-типа первого выходного каскада и является шиной выборки формирователя.