Запоминающее устройство

 

Изобретение относится к запоминающим устройствам и может быть использовано при создании больших интегральных схем памяти. Цель изобретения - повышение быстродействия за счет нормированного увели чения тока разряда распределенных емкостей разрядных шин матричного накопителя . Запоминающее устройство содержит матричный накопитель, формирователь опорных напряжений, группу разрядных усилителей и первый, второй, третий и четвертый источники тока, причем каждый разрядный усилитель состоит из резистора и первого, второго, третьего, четвертого и пятого п-р-п-транзисторов, а формирователь опорных напряжений - из резистора, первого , второго и третьего п-р-п-транзисторов и первого и второго источников опорного напряжения. 1 ил. со о 00 со 05

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (59 4 G 11 С 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4001670/24-24 (22) 30. 12.85 (46) 15.05.87. Бюл. № 18 (72) М. О. Ботвиник и И. В. Черняк (53) 681.327 (088.8) (56) Валиев К. А., Орликовский А. А. Интегральные схемы памяти на биполярных транзисторных структурах. М.: Радио и связь, 1979, с. 207 — 241.

ПГФ.3.487.068-ЭЗ. Принципиальная электрическая схема. (54) ЗАПОМИНАЮЩЕЕ УСТРОИСТВО (57) Изобретение относится к запоминающим устройствам и может быть использовано при создании больших интегральных схем.З(» 1310896 А1 памяти. Цель изобретения — повышение быстродействия за счет нормированного увеличения тока разряда распределенных емкостей разрядных LUHH матричного накопителя. Запоминаюгцее устройство содержит матричный накопитель, формирователь опорных напряжений, группу разрядных усилителей и первый, второй, третий и четвертый источники тока, причем каждый разрядный усилитель состоит из резистора и первого, второго, третьего, четвертого и пятого и — р — n-транзисторов, а форм ирователь опорных напряжений — из резистора, первого; второго и третьего п — р — n-транзисторов и первого и второго источников опорного напряжения. 1 ил.

1310896

Формула изобретения

Изобретение относится к запоминающим устройствам (ЗУ) и может быть использовано при создании больших интегральных схем памяти (БИС ЗУ).

Цель изобретения — повышение быстродействия устройства.

На чертеже приведена функциональная схема устройства.

Устройство содержит матричный накопитель 1, формирователь 2, опорных напряжений, группу разрядных усилителей 3 и первый 4, второй 5, третий 6, четвертый 7 источники тока. Разрядный усилитель 3 состоит из резистора 8, первого 9, второго 10, третьего 11, четвертого 12 и пятого 13 п — р — и-транзисторов. Формирователь 2 опорных напряжений состоит из резистора

14, первого 15, второго 16, третьего 17 п — р — и-транзисторов и первого 18 и второго 19 источников опорного напряжения.

Кроме того, на чертеже обозначены элементы 20 памяти (ЭП), разрядные 21 и словарные 22 шины, шина 23 питания, паразитные емкости 24 разрядных шин, управляющие входы 25 и 26 разрядных усилителей 3.

Запоминающее устройство работает следующим образом.

Пусть один разрядный усилитель 3 с входом управления 25 был ранее выбран, а в данный момент времени происходит переходный процесс выбора другого разрядного усилителя 3 с входом управления 25 (т. е.

Va ) V»,6 ). Напряжение на разрядных шинах 21, ранее выбранного столбца ЭП 20 из-за наличия распределенных емкостей шин 24 остается ниже, чем на разрядных шинах 24 вновь выбранного столбца. При этом происходит заряд емкостей разрядных шин

24 по цепи: шина 23 питания, резистор 8, коллектор †эмитт транзистора 17, коллектор-эмиттер транзисторов 9 и 10, распределенная емкость 21, общая шина. За счет протекания тока заряда напряжение на базе транзистора 16 уменьшается на величину Ъвти = >s (1) Ку

Из схемы устройства видно, что транзисторы 11 и 12 (аналогично как и такие же транзисторы в другом разрядном усилителе 3) вместе с транзистором 16 образуют дифференциальный каскад с источником 7 тока.

Во время снижения напряжения на базе транзистора 16 выполняется условие Ъвхге>

)V, и через транзисторы 11 и 12 протекает дополнительный ток, определяемый источником 7 тока, обеспечивая ускоренный разряд распределенных емкостей 21 разрядных шин 24 вновь выбираемого разрядного усилителя 3 по цепи: разрядная шина 24, коллектор — первый эмиттер транзистора

11, источник 4 тока, общая шина и параллельно разрядная шина 24, коллектор второй эмиттер транзистора 11, источник 4 тока, общая шина.

10 l5

Цепь разряда второй разрядной шины 24: коллектор — первый эмиттер транзистора

12, источник 5 тока, общая шина и параллельно — коллектор — второй эмиттер транзистора 12, источник 7 тока, общая шина.

После окончания заряда емкостей ранее выбранного столбца ЭП 20 напряжение на базе транзистора 16 повысится и будет определяться выражением

ЧБЧ 16 4 V18 где V„напряжение первого опорного источника 18. При выполнении условия: V>, >

)Ъ вхг, дополнительный ток разряда емкостей разрядных шин вновь выбранного столбца ЭП 20 прекратится, а ток, задаваемый источником 4 тока протекает по цепи: шина питания, коллектор †эмитт транзистора

16, источник 4 тока, общая шина.

Для исключения влияния паразитной емкости первой шины опорного напряжения на время существования дополнительного тока разряда емкостей разрядных шин вновь выбираемого столбца ЭП 20. в формирователь опорных напряжений введен дополнительный транзистор 17 с напряжением на базе, определяемым вторым источником 19 опорного напряжения. Это обеспечивает практически постоянное напряжение на первой шине опорного напряжения во время переходного процесса выбора столбца ЭП

20. Цепь, содержащая транзистор 10, вторую шину опорного напряжения, резистор

14, транзисторы 9, 10 и 13 и источник 6 тока, определяет напряжение на разрядных шинах невыбранного столбца, а также обеспечивает снижение напряжения на эмиттерах транзисторов 9 и 10 до уровня ниже, чем уровни управления выбранным элементом памяти на разрядных шинах при записи и считывании.

Из приведенного описания запоминающего устройства следует, что устройство обеспечивает нормированное увеличение тока разряда распределенных емкостей разрядных шин вновь выбираемого столбца ЭП 20 на время существования тока заряда таких же емкостей ранее выбранного столбца

ЭП 20.

Использование предлагаемого устройства позволяет проводить быстрый разряд паразитных емкостей разрядных шин нормировайным увеличением тока вновь выбираемого столбца ЭП 20, а затем перейти на ограниченный ток столбца, обеспечивающий необходимую для надежного функционирования величину разности напряжений между разрядными шинами при считывании информации.

Запоминающее устройство, содержащее матричный накопитель, формирователь опор1310896

Составитель В. Лапшинский

Редактор Т. Парфенова Техред И. Верес Корректор И. Эрдейи

Заказ 1763 49 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, )K — 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 ных напряжений, группу разрядных усилителей и первый, второй и третий источники тока, первые выводы которых соединены с общей шиной устройства, а вторые — соответственно с первой, второй и третьей управляющими шинами выборки устройства, формирователь опорных напряжений выполнен на одном п — р — п-транзисторе, база и коллектор которого соединены с шиной питания устройства, а эмиттер — с первой шиной опорного напряжения устройства, каждый разрядный усилитель состоит из первого, второго, третьего, четвертого и пятого п — р — n-транзисторов и резистора, один вывод которого соединен с первой шиной опорного напряжения устройства, а второй вывод — с коллектором пятого и базами первого и второго п — р — n-транзисторов, коллекторы которых соединены с второй шиной опорного напряжения устройства, а эм иттеры — с соответствующими разрядными шинами столбца матричного накопителя того же разряда и соответственно с коллекторами третьего и четвертого n †р †итранзисторов того же разрядного усилителя, базы которых и база пятого п — р — п-транзистора объединены и являются управляющим входом выборки соответствующего разрядного усилителя, а эмиттеры этих транзисторов соединены соответственно с первой, второй и третьей управляющими шинами выборки устройства, отличающееся тем, что, с целью повышения быстродействия, в него введен четвертый источник

5 тока, третий и четвертый п — р — и-транзисторы каждого разрядного усилителя выполнены двухэмиттерными, а в формирователь опорных напряжений введены второй и третий п — р — п-транзисторы, резистор и первый и второй источники опорного напряжения, причем отрицательный вывод первого источника опорного напряжения соединен с базой второго и — р — п-транзистора, а положительный вывод — с одним выводом резистора и коллектором второго n — р — птранзистора, эмиттер которого соединен с второй шиной опорного напряжения, а база — с положительным выводом второго источника опорного напряжения, отрицательный вывод которого соединен с общей шиной устройства, второй вывод резистора соединен с шиной питания устройства и коллектором второго п — р — н-транзистора в каждом разряде усилителя, эмиттер которого соединен с вторыми эмиттерами третьего и четвертого и — р — n-транзисторов каждого разрядного усилителя и первым выводом четвертого источника тока, второй вывод которого соединен с общей шиной устройства.