Устройство для суммирования чисел с плавающей запятой

 

Изобретение относится к вычислительной технике и предназначено для суммирования чисел с плавающей запятой . Целью изобретения является повышение быстродействия. Цель достигается за счет введения в состав устройства блока подготовки частичных сумм и блока коммутаторов. Это позволяет совместить во времени процессы сравнения экспонент и подготовки частичных сумм, представляющих собой суммы первого числа со сдвинутым на различное число разрядов вторым числом и второго числа со сдвинутым первым. Блок коммутаторов выбирает в зависимости от знака и модуля разности значений соотвутствующую частичную сумму . 2 ил. i (Л со 4 00 00 го ел

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„80„„1348825 А 1 (gg 4 G 06 F 7/50

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ с

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

«1» «я», К А BTOPCHOIVIV СВИДЕТЕЛЬСТВУ (21) 4047238/24-24 (22) 08.01.86 (46) 30.10.87. Бюл. У 40 (71) Одесский политехнический институт (72) А.В.Дрозд, О.Н.Паулин, Е.Л.Полин и Н.И.Синегуб (53) 681.325.5(088.8) (56) Соловьев Г.И. Арифметические устройства ЭВМ. М.: Энергия, 1978, с. 112, рис ° 5-5.

Самофалов К.Г., Луцкий Г.М. Структура и функционирование ЭВМ и систем.

Киев: Вища школа, 1978, с. 101, рис. 2.48. (54) УСТРОЙСТВО ДЛЯ СУММИРОВАНИЯ ЧИСЕЛ С ПЛАВАЮЩЕЙ ЗАПЯТОЙ (57) Изобретение относится к вычисли. тельной технике и предназначено для суммирования чисел с плавающей запятой, Целью изобретения является повышение быстродействия, Цель достигается эа счет введения в состав устройства блока подготовки частичных сумм и блока коммутаторов. Это позволяет совместить во времени процессы сравнения экспонент и подготовки частичных сумм, представляющих собой суммы первого числа со сдвинутым на различное число разрядов вторым числом и второго числа со сдвинутым первым.

Блок коммутаторов выбирает в зависиl мости от знака и модуля разности значений соотвутствующую частичную сумму. 2 ил.

1348825

С>

15 20

30

;>м мантисс.

1Е> ,> с

Изобретение относится к вычислите Iüíîé технике и может быть использовано при построении арифметических устройств вычислительных машин с плавающей запятой.

Целью изобретения является повью>ение быстродействия устройства Лпя суммирования чисел с плавающей -- е133той.

На дпег. 1 предстанлеееа струе,турная схема устройства; ла фиг.2 — структурная схема блока подготовки части 3ных сумм.

Устройство содержиг регистры 1

2 первого и второго слаеаемых, блок

3 сравнения экспонент, блок 4 с теекцин и передачи, блок э подготовя>3 1»стичных сумм и блок 6 коммутаторов, входы 7 и Я первого и второго слагаемых, выход 9 суммы.

Регистры 1 и 2 имеют выходы 1О и

11 экспоне13гы и мантиссы, блок 6 имеет управ:Еяю1>Ее>11 вход I 2 и информа>Евонные нходь1 13, б Еок -, имее «хс:;1 экспое3ент>! и вход 1т мантие: >1. т

5 подг<>тол 1313 частичных сумм со; ржл-, 2п+2 сумматорсн 16.

Устройство 0.1ботает сs:c>ló>:>.333.. образом.

С ныхо,>а I>! г>.с тра 1 перного с1>аг а < емого нила A 2 .-кгло13ен га >: поступает н блок 3, маитис.сл A пост,:-<е г н блок э... вчх>д;3 с "1>стра 2 13 о>. -го спагаегеого вида В °, э .спсп1«><т а

V посту;;ает в блок 3.

Блок Э работает с..ееду>с>1>, ем оор -< >м.

На н еод>. блок.l 1>аст, пают и-рээр>3дные мантисса Л лис.па А 2 и манте>сса х

В числа В 2

На сумматорах 16 с первого по (и+1)-й происходит нодготовка п+1

2ll разрядных сумм Б,Б,...,S „. „ при условии, что мантисса Б остается неподвижной, а мантисса А последовательно сдвигается «3 3 О, 1, 2 ..., n разрядов. На сумматорах 16 с (и+2)-й по (2п+2)-й происходит подгс-.анка и+1 2п-разрядных сумм S„,, SÄ,,..., Бд при условии, что мантисса А остается неподвижной, а мантисса В последонате.пе но сдвигается на О, 1, 2 ..., п разрядов.

На выход блока 5 одновременно поступают 233-разрядные суммы S

2 n <- 2

Таким образом, блок 5 формирует суммы мантисс Л и В в ко.пичестне 2п+

+2, где п-р;.зрядность мантисс А и В.

Знак выравнивающей разности, модуль выравнивающей разности, сформированные суммы мантисс поступают н блок 6 на входы 12 и 13. Здесь происходит выбор нужной частичной суммы следующим образом: при х > у выбирается результат из подготовленных сумм, гц. мантисса В сдвигается относительна .>aнтееccbе А, при ха у.выбирается результат из подготовленных частичных сумм, где мантисса А сдвигается относительно мантиссы В. Конкретный ре >ультат выбора зависит от величины модуля выравнивающей разности, показывающей насколько разрядов одна мантисса сдвинута относительно другой.

Выбранная сумма мантисс и большая экс>еонента поступают в блок 4, где происходит корректировка суммы мантисс и экспонент но избежании перепоеЕления. Результат суммирования передается на выход 9 и может быть загружен в один из регистров 1 1|пи 2 г>я .>сущеот>>пения конвейерной обратки, если один результат использу- ется в качестве оператора следующей операции.

Таким образом, повышение быстродействия достигается за счет совмещения во времени операции сравнения экспонент и подготовки частичных ормулаиз обретения

Устройство для суммирования чисел с плавающей запятой, содержащее регистр>3 первого и второго слагаемых, блок сравнения экспонент, блок селекции и передачи, причем выходы разрядон экспоненты первого и второго регистров соединены с разрядами соответствующих входов блока сравнения экспонент, выходы разрядов блока селекции и передачи соединены с выходом устройства и с разрядами первых входон регистров первого и второго слагаемых, вторые входы которых соединены с входами слагаемых устройств, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, устройство содержит дополнительно блок подготовки частичных сумм и блок коммутаторов, где блок подготовки 3 частичных сумм содержит 2п+2 2п-разрядных сумматоров, где и-разрядность слагаемых, причем первые входы разрядов сумматоров с первого.по (и+1)-й

13488 соединены с соответствующими разрядами выхода мантиссы регистра второго слагаемого, первые входы разрядов сумматоров с (и+2)-го по (2n+2)-й

5 соединены с соответствующими разрядами выхода мантиссы регистра первого слагаемого, выходы разрядов мантиссы регистра первого слагаемого соединены с вторыми входами разрядов с i-го по (n+i-1)-й, где i 1 n+1, каждого

i-го сумматора, а выходы разрядов мантиссы регистра второго слагаемого соединены с вторыми входами разрядов

4 с i-ro по (n+i-1) -й, где i j-п-1, j=n+2,...,2n+2, каждого j-ro сумматора, выход блока сравнения экспонент соединен с управляющим входом блока коммутаторов, информационные входы которого подключены к выходам соответствующих сумматоров, выходы разрядов блока коммутаторов соединены с входами разрядов мантиссы блока cel лекции и передачи, входы разрядов экспоненты которого соединены с выходом блока сравнения экспонент.

Диг 1

1348825

А В г) Составитель А.Степанов

Техред А.Кравчук

Корректор, М.Демчик

Редактор Н.Слободяник

Заказ 5191/48 Тираж 670

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятт е,г. Ужгород, ул, Проектная, 4