Декодер мажоритарных блоковых кодов

 

Изобретение относится к автоматике и вычислительной технике. Его испо.пьзование в системах передачи информации позволяет повысить помехоустойчивость декодирования недвоичных кодов в каналах с многофазной модуляцией. Декодер мажоритарных блоковых кодов содержит формирователь 1 синдрома, формирователи 2(-2д, проверок , блок 4 памяти и блок 8 коррекции . Введение преобразователей 3,-3 кода, блока 5 усреднения, блока 6 уменьшения кода и блока 7 присвоения кода обеспечивает достижение энергетического выигрыша кодирования по сравнению с прототипом. 4 з.п, ф-лы, 7 ил. i (Л 00 со

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИ Х

РЕСПУБЛИК (19) 111) 15)) g H 03 М 13/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

K АBTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

Il0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4104987/24-24 (22) 04. 06. 86 (46) 30.10 87. Бюл. N 40 (72) А.С.Данилин, С.И.Ковалев, А.H.Козленко н С,Л.Портной (53) 621 . 391. 25 (088. 8) (56) Труды НИИР, 1983, Р 1, с . 89-99.

Ве 1 System Technical Journc), 1966, ч.45, )) 7, р.1045-1055, f ig.1, 2 °

Питерсон У., Уэлдон К. Коды, исправляющие ошибки. M Мир, 1976, с.371, фиг.10.5. (54) ДЕКОДЕР МАЖОРИТАРНЫХ БЛОКОВЫМ

КОДОВ (57) Изобретение относится к автоматике и вычислительной технике. Его использование в системах передачи информации позволяет повысить помехоустойчивость декодирования недвоичных кодов в каналах с многофаэной модуляцией. Декодер мажоритарных блоковых кодов содержит формирователь 1 синдрома, формирователи 2,-2» проверок, блок 4 памяти и блок B коррекции. Введение преобразователей 3, -3» кода, блока 5 усреднения, блока 6 уменьшения кода и блока 7 присвоения кода обеспечивает достижение знергеегического выигрыша кодирования по сравнению с прототипом. 4 з.п. ф-лы, 7 ил.! 3490 i !

Изобретение относится к ав томатике и вычислительной технике и может быть использовано в системах передачи информации.

i>

Це1«ь изобретения — повышение помехоустойчивости декодирования недваичных кодов в каналах с многофазной модуляцией.

На фиг.! представлена блок-схема и декодера мажоритарнь««с блоковых кодов; на фиг.2-5 — функциональные схемы соответственно преобразователя кода, блока усреднения, блока уменьшения кода и блока присвоения; на фиг.6 временная структура процесса обработки кодов; на фиг.7 — сигнальная диаграмма семифазной модуляции.

Декодер мажоритарных блоковых кодов содержит (фиг.1) формирователь 2p синдрома, М формирователей 2 проверок (M=d-l, d — расстояние Хэмминга используемого (n,k,d)-кода, п — число символов в блоке кода, k — число информационных символов в блоке кода), М преобразователей 3 кода, блок

4 памяти, блок 5 усреднения, блок 6 уменьшения кода, блок 7 присвоения кода и блок 8 коррекции. На фиг.l обозначены информа««ионные входы 9,так- 30 товый вход 10, выходы 11, а также указана кратность соединений (111«««) .

Здесь A = j logzq 1, q число фаз мна гофазной модуляции, l — ближайшее большее целое число (скобки AH The) .

36

Формирователь I синдрома п рсдс тавляет собой сумматор ио модул«о q, выходы которого соединены с информационными входами q-ичнаго (n-k) †разряднога регистра сдвига с абр>«тнь«ь«и связями, параллельные выходы которого образуют A(n-k) выходов формирователя 1, Каждый формирователь 2 m проверок (m=1,М) представляет собой сумматор по модулю q, Преобразовате7b З.m кода выполнен (фиг.2) на генераторе 12 Iloc7o>1«I«oro кода, элементе 13 сравнения, ««еремн > жителе 14 на постоянное число и вычитателе 15 (q-ичном сумматоре) . На фиг,2 обозначены входь«16, первые и вторые знаковый выходы 17, 18.

Блок 4 памяти представляет собой

q-ичный (и-k) — разрядный регистр сдвига, Блок 5 vc pE a«ILния выполнен (фиг . 3) на перво и и «1 т»pа««руп««ах ключe «"«1 9, 20, первом и втором сумматорах 21, 22, вычитателе 23 и элементах НЕ 24.

На фиг.3 обозначены первые и вторые вхадь« 25, 26> первый (знаковый) и вторые выходы 27, 28. Ключи 19, 20 представляют собой наборы из А-1 элементов И, первые входы которых объединены в управляющий вход ключа.

1>лак 6 уменьшения кода выполнен (фиг,4) íà q/2 дешифра торах 29 числа и q/2-1 элементах ИЛИ 30. Каждый из дешифраторов 29 предназначен для индикации кода числа, равного порядковому номеру этого деш««с1>ратора 29, Блок 7 присвоения кода выполнен (фиг.5) íà q /2-1 генераторах 31 постоянного кода, группе элементов

И 32 и элементах ИЛИ 33. Генераторы

31 формируют на своих выходах q-ичный кад числа, равного порядковому номеру этого генератора 31.

Блок 8 коррек«п«и представляет собой сумма Yop I«o модулю с1.

Декодер недваичных мажоритарных блоковых кодов (фиг. 1) работает следую«««им абра зам.

Вхадна я информация, представляющая собой q — ичные симваль«(п,k,d) -кода в виде чисел О, 1,2..., q-1 поступает с входов 9 110 Л-кратной ш««не в формироsoòå:1«> 1 синдрома и одновременно в б н>к 4 памяти. На выходе блока I формируется синдром принятого слава в видс n-k q-ичных символов, которые иос «у«:ают на входы формирователей 2

««раверак, на выходах которых появляют .я M=d — 1 q-ичных символов значений проверок кода н виде чисел О, 1,2.

q-1 каждый. Гимволь> значений прове-. рок ««с с тупают на входы преобразовател«й 3 када, на выходах которых каждая проверка представляется в виде чисел О I,,..., + с1-! /2, при этом входные el«««IO««b« О, 1, 2,..., q-1/2 не и-«меняются, а из остальных вычитаетс>l «l >c I.l»I«IHoå число q, т. е. остальные с««««ва«««,«изменяются по правилу

q-1 - — 1, q-2 - -2, q-3 — - -3 и т.д.

О вы..-:адан преобразователей 3 кода эти символы попадают на входы блока °

5,сре7нения, в котором определяется

««х сумм» вместе са знаком. Знак сум— мы с ««»rxoла 28 блс>ка 5 направляется

««а третий вход блока 8 коррекции, а

;«бса.7«отнае значение суммы с выходов

27 — на вх >ды блока 6 уменьшения код» и далее пас-и обработки в блок 7 г«1>исваеH««H кад«. В блоках 6, 7 осу1349011 ществляется следующая арифметическая операция над символами: I или 2 — 1, Зили42,5или63ит.д.

Полученные выходные символы блока

7 присвоения кода вместе с символом знакового разряда блока 5 усреднения образуют сигнал ошибки, который в блоке 8 коррекции вычитается из символов кода, поступающих с выходов !0 блока 4 памяти. Скорректированный сигнал на выходах 11 является выходньм сигналом декодера.

Декодер реализует следующий алгоритм декодирования.

Результат каждой проверки на выходе преобразователя З.j кода — сумма вида

25

Ь е > Ч

la f (1) 45

d-1 е >

2 (2)

I =i где обе суммы — обычные.

При больших отношениях сигнал/шум (с/ш) для фазовой модуляции ошибка принимает значения только 1. Условие (2) выполняется только в случае, d-1 d-1 если t ) — — или t ) — —,где t

+ 2 2

Ф число "плюс-единиц", t — число "минус-единиц". Условие (1) выполняется

55 и

Qh; е где h — элемент ортогональной проверки;

j I,М вЂ” символ j-й проверки; е, — символ ошибки íà i-й пози-! ции, суммирование проводится по модулю q в пределах + q/2.

После обработки в блоке 5 усреднения на его выходах 27 образуется сумма (обычная) 30

1 ам !

Если -0,5 ((0,5, то считается, что ошибки не было.

В случае 0,5 < (1,5 считается, что ошибка равна 1, а в случае — 1,5 (c -0,5 считается, что ошибка равна -I и т.д.

В процессе декодирования декодер

"ошибается" в некотором символе только в том случае, если выполняется одно иэ условий хотя бы для одной проверки:

d-1 только в случае если t < --- и

В

+ 2

d-1 но в одной проверке име2 ется не менее q/2 "плюс" или "минусединиц

В случае использования кодов с параметрами п-! и= q +q+1, k= — —, d = q+2 (3) где q — простое число, а в каждую из d-! проверок входит с1-1 символов, вероятность выполнения условия (2) при больших отношениях с/ш равна

Р 2 ()р (1 p)

d-1 где

P — вероятность перехода из нуля в "минус" или "плюс-единицу

Выполнение условия (1) возможно только в том случае, если произошло ровно t ошибок с вероятностью.

Р„= 2N ()о (1 — о) где !1 — доля выбора t символов иэ и, для которых выполняется условие (2).

Для кодов в соответствии с (3) им еем: (d-3)(d-4)...gd-t) (lI-1) (п-3) ...(п-t+I)

Для рассматриваемого декодера вероятность ошибки выражается суммой

P = Рд + Р

В то же время для обычного мажоритарного декодера эта вероятность равна

Р = () (2о) (1-2р)

Так, например, для кода (133, 66, 1 6

13) при q=l l получается Р, = 1,8 10

Следовательно, условием (1) практи-, чески можно пренебречь начиная с q l I.

Расчеты показывают, что дополнительный энергетический выигрыш кодирования в рассмотренном декодере по сравнению с обычным мажоритарньм деко. дером при P = 10 превышает 1 дБ, ош

Вместе с тем, относительно систем без кодирования эне, етический выигрыш составляет 3 дБ.

Дополнительным преимуществом рассматриваемого декодера является меньшая сложность, чем у прототипа (более чем на треть) .

Таким образом, использование рассмотренного декодера вместо прототи-.

13490!1

1О

15 па в каналах с многофазной модуляцией обеспечивает увеличение помехозащищенности декодирования недвоичных блоковых кодов при весьма ограниченных аппаратурных затратах.

Ф о р м у л а и з о б р е т е н и я

1.Декодер мажоритарных блоковых кодов, содержащий формирователь синдрома, выходы которого подключены к соответствующим входам формирователей проверок, блок памяти, выходы которого сОединены с первыми входами блока коррекции, информационные входы формирователя синдрома и блока памяти соответственно объединены и являются информационными входами декодера, выходы блока коррекции являются выходами декодера, о т л и ч аю шийся тем, что, с целью повышения помехоустойчивости декодирования недвоичных кодов в каналах с многофаэной модуляцией, в декодер введены преобразователи кода, блок усреднения, блок уменьшения кода и блок присвоения кода, выходы каждого формирователя проверок соединены с входами одноименного преобразователя кода, выходы которого соединены с соответствующими первым и вторыми входами блока усреднения, первые выходы которого соединены с соответствующими входами блока уменьшения кода, выходы которого соединены с соответствующими входами блока присвоения кода, вых9ды которого и второй выход блока усреднения подключены соответственно к вторым и третьему входам блока коррекции, тактовые входы формирователя синдрома и блока памяти объединены и являются входом синхронизации декодера.

2. Декодер по п.1, о т л и ч а юшийся тем, что преобразователь кода выполнен на элементе сравнения, перемножителе на постоянное число, вычитателе и генераторе постоянного кода, выходы которого соединены с первыми входами элемента сравнения, выход которого соединен с входом перемножителя на постоянное число, выходы которого подключены к первым входам вычитателя, вторые входы которого объединены с соответствующими вторыми входами элемента сравнения и являются входами преобразователя, 20

55 выходы разрядов вычитате ля, кроме старшего, являются первыми выходами преобразователя, выход старшего разряда вычита теля явля е тс я в торым выходом преобразователя.

3. Декодер по п.1, о т л и ч а юшийся тем, что, блок усреднения выполнен на группах ключей, элементах НЕ, сумматорах и вычитателе, выходы каждого клоча первой группы соединены с соответствующими входами первого сумматора и информационными входами одноименного ключа второй группы, выходы которого соединены с соответствующими входами второго сумматора, выходы первого и второго сумматоров подключены соответственно к первым и вторым входам вычитателя, выход каждого элемента НЕ соединен с управляющим входом одноименного ключа второй группы, информационные входы каждого ключа первой группы являются соответствующими первыми входами блока, управляющий вход каждого ключа первой группы объединен с входом одноименного элемента НЕ и является соответствующим вторым входом блока, выходы разрядов вычитателя, кроме старшего, являются первыми выходами блока, выход старшего разряда вычитателя является вторым выходом блока.

4. Декодер по и,!, о т л и ч а юшийся тем, что блок уменьшения кода выполнен на дешифраторах числа и элементах ИЛИ, выходы i-го и (+1)— го лешифра торов числа (i=1 — — 1 q

Ч

2 число фаз многошазной модуляции) соединены соответственно с первым и вторым входами i-го элемента ИЛИ, входы всех дешифраторов числа соответственно объединены и являются входами блока, выходы элементов ИЛИ являются выходами блока.

5. Декодер по п.1, о т л и ч а юшийся тем, что блок присвоения кода выполнен на группах элементов И, элементах ИЛИ и генераторах постоянного кода, выходы i-го генератора постоянного кода (i=1, q-1/2) соединены с пе рвыми в ходами с оо тв е тс тв ующих элементов И i-й группы, вторые входы которых объединены и являются соответст-, вующим входом блока, выход j-го (j =

=1, А-1, А=, log q () элемента И i é группы соединен с i-м входом j -ro элемента ИЛИ, выходы всех элементов

ИЛИ являю тс я выходами блока .

1 349011

257

z5.

Фиг. 6

1 349011

Рие 5 ,Е

ФРГ 7

Сос тав итель 0 . Рев инск ий

Редактор М.Циткина Техред А.Кравчук Корректор С Шекмар

Заказ 5200/57 Тираж 899 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие,г,ужгород,ул.Проектная,4