Последовательное буферное запоминающее устройство

 

Изобретение отиосится к вычислительной технике и может быть использовано при построении буферных запо iykmySlLm k . -г- 9 . - « . И - м Чт: 4 „ минающих устройств в системах сбора передачи и обработки данных, в частности в устройствах сбора информации от цифровых датчиков в системах телеметрии . Цель изобретения - расширение функциональных возможностей запоминающего устройства за счет анализа входных данных и исключения записи в накопитель малоизменяющихся данных. Устройство содержит накопитель 1, регистры 2 - 5 адреса, дешифратор 6, блоки сравиения 7-9, мультиплексоры 10, 11, сумматор 12, счетчик 13, реверсивиый счетчик 14, триггер 15, элементы задержки 16, 17, элементы И 18 - 22, элементы ИЛИ 23, 24 и элементы НЕ 25j 26. 1 нп. i (Л

, СОЮЗ СОВЕТСКИХ

Н

РЕСПУБЛИК (5!)4 С 11 С 19/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ!9

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ С8ИДЕТЕПЬСТВУ

4 (21) 4034855/24-24 (22) 10.03.86 (46) 23.08.87. Бюл. )) 31 (72) Н.Ф.Сидоренко, А.Е.Горбель, В.Г.Околотенко, В.И.Петренко и И.С.Семененко (53) 68).327:.6(088.8) (56) Авторское свидетельство СССР

У 1177856, кл. С 06 F 12/00, 1985.

Авторское свидетельство СССР

Ф 1257700, кл. С )1 С 19/00, 1984. (54) ПОСЛЕДОВАТЕЛЬНОЕ БУФЕРНОЕ ЗАПОМИНАЯ))))ЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано при построении буферных запоминающих устройств в системах сбора передачи и обработки данных, в частности в устройствах сбора информации от цифровых датчиков в системах телеметрии. Цель изобретения - расширение функциональных возможностей запоминающего устройства эа счет анализа входных данных и исключения записи в накопитель малоизменяющихся данных.

Устройство содержит накопитель 1, регистры 2 — 5 адреса, дешифратор 6, блоки сравнения 7 — 9, мультиплексоры 10, .)l, сумматор 12 счетчик 13, реверсивный счетчик 14, триггер 15, элементы задержки !6, !7, элементы

И 18 — 22, элементы ИЛИ 23, 24 и элементы НЕ 25, 26. ил. ра 11 — данные с его второго входа данных.

Таким образом, на первые входы (А) сумматора 12 поступают через с мультиплексор 10 входные данные в прямом коде, на его вторые входы (В) через инверсный выход мультиплексора

11 — данные из регистра 4 в инверс+ ном коде, а на третий вход (вход заема сумматора) — логическая единица.

Сумматор 12 производит вычитание из числа, поступившего на вход А, числа, поступившего на вход В по методу второго дополнения, который реализуется следующим образом. Сумматор 12 выполняет сложение числа на первом (А) входе, представленного в прямом коде, числа на втором (В) входе, представленном в обратном коде, и прибавляет к полученной сумме единицу младшего разряда, поступающую на третий (Ро) выход заема. В результате на выходе сумматора 12 формируется число, рав"

25 ное разности между значением входной информации и числом, записанным в регистре 4 в предыдущем цикле записи.

30 ров 10 и ll и переключающий их таким образом, что на входы А сумматора

12 поступает число иэ регистра 4, а на входы  — число с входа. данных устройства. Далее на выходе суммато40 ра появится раэиость чисел аналогично описанному, однако это будет разность между числом, записанным в регистре 4 в предыдущем цикле записи, и числом, находящимся на входе устройства. Таким образом, на выходах сумматора 12 формируется число, представляющее собой модуль разности указанных чисел, которое поступает на вторые входы А второго блока 8

cpaeHeíHÿ. На третьи ахо В этого блока поступает число с входа кода приращения устройства. Блок 8 сравнения сравнивает числа на входах А и В и в случае, если А 1 В, на выходе (А <. В) блока. появляется сигнал и разрешает прохождение синхроимпуль55 са записи через элемент И 22, второй элемент ИЛИ 24 на синхровход регист ра 5 адреса, который формирует ноt 133

Изобретение относится к области вычислительной техники и может быть использовано при построении буферных запоминающих устройств в системах =. сбора, передачи и обработки данных, в частности в устройствах сбора информации от цифровых датчиков в системах телеметрии °

Цель изобретения — расширение функциональных возможностей запоминающего устройства за счет анализа входных данных и исключения записи в накопитель.малоиэменяющихся данных.

На чертеже представлена структурная схема последовательного буферного запоминающего устройства. Последовательное буферное запоминающее устройство содержит накопитель 1 первый 2, второй 3 и третий

4 регистры, четвертый регистр 5 адреса, дешифратор б, первый 7, второй

8 и третий 9 блоки сравнения, первый

10 и второй 11 мультиплексоры, сумматор 12, счетчик 13, реверсивный счетчик 14, триггер 15, первый 16 и второй 17 элементы задержки, элементы

И 18 — 22 с первого по пятый, первый

23 и второй 24 элементы ИЛИ и первый

25 и второй 26 элементы НЕ.

Устройство работает следующим образом.

Перед работой регистры, счетчики и триггер 15 приводятся в исходное состояние. При этом элемент И 21 заблокирован сигналом низкого логического уровня с прямого выхода триггера 15„в то же время сигнал высокого логического уровня на первом входе элемента И 22 разрешает прохождение синхроимпульса записи. Входная информация параллельным кодом поступает одновременно на входы данных регистра 4 и на первые входы (А) блока 9 сравнения, который выполняет сравнение его с кодом, записанным в регистре 4 в предыдущем цикле записи и поступающим с его выхода на вторые входы (В) блока 9 .сравнения. Если значение кода на первых входах (А) больше либо равно значению кода на вторых входах (В), то на втором выходе (А ъ В) блока 9 сравнения появляется сигнал, который поступает на вторые входы управления мультиплексоров 10 и 11 и переключает их в такое состояние, что на выход первого мультиплексора 10 поступают данные с его первого входа данных, а на выход второго мультиплексо-.

2383 2

Если число на входе А блока 9 сравнения меньше числа, поступающего на вход В, то íà его выходе А (В появляется сигнал, поступающий на первые входы управления мультиплексо40 з

1332 вый адрес для записи слова входной информации.

Кроме того, синхроимпульс записи с выхода второго элемента ИЛИ 24 через элемент 17 задержки поступает на синхровход регистра 2, при этом информация с выхода регистра 4 переписывается в основные, а состояние счетчика 13 — в дополнительные разря- 10 ды ячейки накопителя 1. Через первый и второй элементы 16 и 17 задержки синхроимпульс записи поступает на вход "Сброс" счетчика 13 обнуляя

его, и на сннхровход регистра 4, при этом информация, присутствующая на входе устройства, запишется в регистр.

Дальнейшая запись поступающей информации происходит аналогично.

Если, начиная с какого-либо момен" та времени, входная информация остается неизменной либо ее изменение по абсолютной величине не превышает значения числа заданного на входах кода приращения информации, то, появившись на входе устройства впервые, с приходом очередного синхроимпульса ° записи она записывается в регистр 4, после чего блок 8 сравнения, сравнивая значения информации на входах

А и В, установит факт А В и на входе блока (А с В) появится -сигнал низкого логического уровня и, блокируя элемент И 22, запретит прохождение последующих синхроимпульсов записи на синхровход, регистра 5 адреса и другие узлы устройства.

Уровень логического нуля, посту» пая на вход элемента НЕ 26, инвертируется и разрешает прохождение синхроимпульсов записи через элемент

И 19, первый элемент ИЛИ 23 на счетный вход двоичного счетчика .13, который считает количество тактов повторяющейся информации.

Как только входная информация изменится настолько, что абсолютная величина разности входной информации и числа в регистре 4 превысит значение кода приращения, сигнал с выхода блока 8 сравнения уровнем логической единицы разрешит прохождение синхроимпульса записи через первый элемент 22 на узлы устройства и запретит его прохождение на синхровход

55 счетчика 13 через второй элемент И

l9 так как на его вход поступит уровень логического нуля с выхода эле383

4 мента НЕ 26. С выхода элемента И 22 синхроимпульс записи через второй элемент ИЛИ 24 поступает на счетный вход регистра 5 адреса, где формируется новый адрес для записи числа в накопитель. Сннхроимпульс записи через элемент 17 задержки поступает на .синхровход регистра 2 и информация из регистра 4 перепишется в основные,. а состояние счетчика 13 - в дополнительные разряды ячейки памяти накопителя l. С выхода элемента 17 задержки синхроимпульсы записи поступают на вход элемента 16 задержки, а с его выхода на вход "Сброс" счетчи- ка 13, обнуляя его, и на синхровход регистра 4, записывая B него новую информацию.

Если абсолютная величина разности входной информации и информации в регистре 4 числа равна нулю либо непревьппает значения числа, заданного на входах кода приращения устройства, а число циклов записи такое, что счетчик 13 под воздействием многократных тактовых импульсов достигает своего конечного состояния — на выходах всех его разрядов устанавливаются логические единицы, то элемент

И 18 открывается и на его выходе появляется уровень логической единицы, который, поступая на вход А > .В второго блока 8 сравнения, вызывает появление на его выходе сигнала логической единицы. Этот сигнал блокирует элемент И 19 и открывает элемент

И 22, в результате чего последующий синхроимпульс записи через элементы

И 22 и ИЛИ 24 поступает на счетный вход регистра 5 адреса, который формирует новый адрес для записи слова входной информации.

Далее устройство выполняет запись информации с выходов регистра 4 в основные, а состояния счетчика 13— в дополнительные разряды ячейки накопителя 1 аналогично описанному, .после чего в регистр 4 перепишется информация, присутствующая в данный момент на входах устройства, а счетчик 13 обнулится.

Дальнейшая запись информации, поступающей на вход устройства, происходит аналогично.

Каждый синхроимпульс записи, по ступающий на регистр 5 адреса, поступает также на первый вход +1 ревер-. сивного счетчика 14, увеличивая тем

32383 .

35 ао

5 13 самым его содержимое на единицу. Прн заполнении всех ячеек накопителя, что соответствует достижению счетчи1 ка 14 своего конечного состояния, сигнал с первого выхода реверсивного счетчика, воздействуя на 8-вход триггера 15, вызывает его переключение, в результате чего на инверсном выходе триггера устанавливается логичес. кий ноль, а на прямом - логическая единица, блокируя тем самым элемент

И 22, и открывает элемент И 21, подготавливая устройство к работе в режиме считывания.

Считывание информации из устройства производится следующим образом.

При считывании информации из внеш" него устройства на вход считывания поступают синхроимпульсы, каждый из которых соответствует одному такту выходной информации. Считывание информации,производится по заднему фронту импульса считывания. Если в дополнительных разрядах накопителя

1 записаны нули, т.е. информация при записи не повторялась, то на выходе первого блока 7 сравнения появится сигнал высокого логического уровня (счетчик 13 перед работой обнуляется), разрешая прохождение синхроимпульса через элемент И 21 на второй вход -1 реверсивного счетчика 15 .и элемент ИЛИ 24; а через последний— на счетный вход регистра 5 адреса„ который по переднему фронту импульса считывания формирует адрес ячейки накопителя 1. В каждом такте считывается информация на следующей по .порядку ячейке памяти накопителя 1.

Если в очередной ячейке в дополнительных разрядах записано какое-либо значение, то на.выходе первого блока 7 сравнения появится уровень логического нуля, элемент И 21 будет заблокирован, импульсы считывания не проходят на счетный вход регистра 5 адреса. Уровень логического нуля с . выхода первого блока 7 сравнения инвертируется элементом НЕ 25, откры- -;. вая тем самым элемент И 20, через который импульсы считывания поступают на первый элемент ИЛИ 23, а с него на счетный вход счетчика 13. Счет тактов синхроимпульсов считывания продолжается до момента совпадения значения счетчика 7 со значением, записанным в дополнительных разрядах ячейки памяти накопителя 1. При совпадении работа продолжается аналогич-. но описанному, сигнал с выхода элемента ИПИ 24 сбрасывает показания счетчика 13.

Каждый синхроимпульс считывания, поступая на второй вход -1 реверсивного счетчика 14, уменьшает его содержимое на единицу. При считывании информации нз последней ячейки накопителя счетчик 14 обнуляется (состояние логического нуля на всех выходах счетчика), в результате чего на втором выходе счетчика В появляется сигнал, переключающий триггер 15 в нулевое состояние, при этом на инверсном выходе триггера устанавливается единичный уровень, а на прямом — нулевой.

При этом элемент И 2! блокируется сигналом низкого логического уровня и дальнейшая работа устройства в режиме считывания прекращается. Одновременно с этим уровень логической единицы с инверсного выхода триггера

15 поступает на вход элемента И 22,. подготавливая устройство к записи.

Формула изобретения

Последовательное буферное запоминающее устройство, содержащее накопитель, информационный вход и выход которого подключены соответственно к выходу первого регистра и к входу второго регистра, первый выход которого является выходом данных устройства, первый вход данных первого регистра подключен к выходу третьего регистра, вход данных которого является входом данных устройства, синхровход третьего регистра подключен к входу сброса счетчика и к выходу. первого элемента задержки, вход которого подключен к выходу второго элемента задержки и к синхровходу первого регистра, второй вход данных которого подключен к выходу счетчика, к входу первого элемента И и к первому входу первого блока сравнения, второй вход которого подключен к выходу второго регистра, тактовый вход счетчика подключен к выходу первого элемента ИЛИ, первый и второй входы. которого подключены соответственно к выходам второго и третьего элементов И, первый вход которого являет-, ся входом чтения устройства и подключен к первому входу четвертого элемента И,, второй вход которого

1332

Составитель С. Щустенко

Редактор Л. Гратилло Техред Л.Сердюкова Корректор С. Шекмар

Тираж 589 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская иаб., д. 4/5

Заказ 3839/48

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 подключен к выходу первого блока сравнения и к входу первого элемента

НЕ, выход которого подключен к второму входу третьего элемента И, тре,5 тий вход четвертого элемента И подключен к прямому выходу триггера, инверсный выход которого подключен к первому входу пятого элемента И, второй вход которого подключен к выходу второго блока сравнения и к входу второго элемента HE выход которого подключен к первому входу второго элемента И, второй вход которого является входом записи устройства и подключен к третьему входу пятого элемента И, выход которого подключен к входу сложения реверсивного счетчика и к первому входу второго эле мента ИЛИ, второй вход которого под- О ключен к выходу четвертого элемента

И и к входу вычитания реверсивного счетчика, выход второго элемента ИЛИ подключен к входу второго элемента задержки и входу регистра адреса, вы- 2б ход которого подключен к входу дешифратора, выход которого подключен к адресным входам накопителя, nepsba" и второй выходы реверсивного счетчика подключены соответственно к вхо- ЗО дам установки и сброса триггера, вы383 8 ход первого элемента И подключен к первому входу второго блока сравнения, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет анализа входных данных и исключения записи в накопитель малоизменяющихся данных, оно содержит третий блок сравнения, первый и второй мультиплексоры и сумматор, выход которого подключен к второму входу второго блока сравнения, третий вход крторо" го является входом кода приращения устройства, первый и второй входы даннйх сумматора подключены к выходам соответственно первого и инверсным выходам второго мультиплексоров, первые и вторые управляющие входы которых подключены соответственно к первому и второму выходам третьего блока сравнения, первый вход которого подключен к первым входам данных первого и второго мультиплексоров и к входу данных третьего регистра, выходы которого подключены к второму входу третьего блока сравнения, к вторым входам данных первого и второго мультиплексоров, вход переноса сумматора подключен к входу логической единицы устройства.