Устройство для сдвига информации

 

Изобретение относится к вычислительной технике и может быть использовано для создания последовательнопараллельных преобразователей кодов. Целью изобретения является упрощение устройства. Поставленная цель достигается за счет того, что четвертые входы первых и вторых элементов И всех разрядов нечетных и четных регистров данных соединены соответственно с прямыми и инверсными выходами триггеров соответствующих нечетных и четных разрядов первого регистра управления, С помощью двух регистров управления входная последовательная информация по циклам з аписывается в матрицу с максимальным быстродействием . При большой разрядности устройства достигается большая экономия запоминакшщх элементов. 10 йл. (О СО СО О5 ел

СОЮЗ СОВЕТСКИХ

СОЩИАЛИСТИЧЕСКИХ

PECflYSflHH

А1

09) И1) 1Ю 4 G Il С 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСМ0МУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3940905/24-24 (22) 06.08.85 (46) 23.09, 87 Бюл. У 35 (72) В.П.Тесленко-Пономаренко (53) 681.327.66(088.8) (56) Букреев И.Н., Мансуров Б,М., Горячев В.И. Микроэлектронные схемы цифровых устройств. — М.: Советское радио, 1973, с. 111.

Патент Великобритании Ф 14?5820, кл. G 1 IС7/00,,опублик. 1980. (54) УСТРОЙСТВО ДЛЧ СДВИГА ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике и может быть использовано для создания-последовательнопараллельных преобразователей кодов.

Целью изобретения является упрощение устройства. Поставленная цель достигается sa счет того, что четвертые входы первых и вторых элементов И всех разрядов нечетных и четных регистров данных соединены соответственно с прямыми и инверсными выходами триггеров соответствующих нечетных и четных разрядов первого регистра управления. С помощью двух регистров управления входная последовательная информация по циклам записывается в матрицу с максимальным быстродействием. При большой разрядности устройства достигается большая эконо- а

Ж мия запоминающих элементов. 10 ил.

39б52

« !

Изобретение относится к вычислительной технике и может быть использовано для создания последовательнопараллельных преобразователе.й кодов.

Цель изобретения — упрощение устройства.

На фиг.1 приведена функциональная схема устройства*, на фиг.2 — временные диаграммы функционирования устройства; на фиг.3-9 — схемы сдвига информации в устройстве; на фиг.10— временные диаграммы функционирования первого регистра управления с нечетным числом разрядов (и =: 5).

Устройство содержит первый регистр 1 данных, разряды которого выполнены на триггерах 2,, второй„ третий и четвертый регистры 3 данных, разряды которых выполнены на триггерах 4, первый регистр 5 управления, разряды которого выполнены на триггерах б, второй регистр 7 управления, разряды которого выполнены на триггерах 8, каждый разряд всех регистров содержит первый 9 и второй

10 элементы И.

Кроме того, на фиг.! обозначены вход 11 пуска устройства, информаци— онные входы 12 и 13 устройства,, первый 14 и второй 15 тактовые входы устройства.

Устройство работает следуюшим образом.

Перед работой устрой. тва происходит начальная установка всех тригreров в нулевое состояние (цепи начальной установки не показаны). При подаче на вход 11 сигнала "Пуск триггеры 6 первого регистра 5 последовательно во времени, в такты Т! и Т2, устанавливаются в единичное состояние, разрешая тем самым подачу сдвигающих серий импульсов Т и Т2 на входы элементов 9 и 10 первого регистра 1 данных регистра приема последовательного кода или первой строки информационной матрицы. При этом происходит прием входной информации первой строкой. За первый этап (такт

Т1) входная информация записывается в первый триггер, за второй этап ин— формация переписывается из первого триггера во второй, за третий этап— с второго триггера в третий, за четвертый этап — из первого триггера во второй, а из третьего — в четвертый. После установки пятого триггера первого регистра 5 управления в еди—

«О

«В

dg

55 ничное состояние послеловательно во времени Т! и Т2 запрещается подa:!a сдвигающих серий Т! и Т2. Так„ на пятом этапе. информация из второг0 триг гера перепис»1вается в третий и aaïpå.— щается прием информации в четзерт»гй триггер. На шестом "òàïå информация из первого триггера переписывается во второй и запрещается прием в четвертый и третий триггеры. На седьмом этапе разрешается прием входной ин— формации только первым триггером.

Прием входной информации первой строкой показан на фиг.3,a,á,â,ã,ä,е,ж.

В момент в»«полнения четвертого этапа устанавливается в единичное состояние первый три †.г.ер регистра 7, единичное состояние которого и инверсные выходы триггеров регистра. 5 пос-. ледовательно во времени, разряд за разрядом разрешают последовательно переписывать информацию первой стро— ки во вторую, в пятый, шестой, седьмой и восьмой этапы На этом заканчивается первый цикл приема входной информации, т.е. с первого го восьмой этапы этого цикла (фиг.б,а,б,в, г) информация записывается в первую строку матрицы, а с пятого r!o восьмой этапы цикла переписывается из первой строки во вторую. К моменту окончания первого цикла устанавливается в единичное состояние второй триггер регистра 7 управления, подготавливая разрешение на загись ин— формации в третью строку из второй

Во. втором цикле информация второй строки переписывается последовательно разряд за разрядом, с первого по четвертый этап, в третью строку и подготавливает = четвертого этапа, единичным состоянием третьего разряда второго регистра 7 управления, запись информации из третьей строки в четвертую. С четвертого по восьмой этапы второго цикла информаци» переписывается из третьей стрОки з четвертую и, аналогично первому циклу, записывается в первую строк ° с;-«ервого по четвертый этапы., а с четверто-. го IIo восьмой этап переписывается последовательно, разряд за разрядом, из первой строки во вторую. После выполнения четырех этапов в горого цикла инфОрмация строк матрицы сООТ ветствует фиг.4,а.„б,в,г, а после выполнения восьми этапов — фиг. 5, а, б,в,г. На третьем цикле приема входз l3 ной информации запрещается прием информации четвертой строкой; с перво— го по четвертый этап информация второй строки переписывается в третью, а с четвертого по восьмой этапы переписывается последовательно разряд за разрядом принятая информация первой строкой во вторую (фиг.3,а,б,в, r). На четвертом цикле входная информация принимается только первой строкой фиг.9,a,á,â,r, Таким образом, входная информация с помощью регистров 5 и 7 управления записывается в информационную матрицу (регистры 1 и 3 данных) Первый регистр 5 управления управляет приемом информации в первую строку, регистры 5 и 7 управления — в остальные строки.

Момент окончания сдвига определяется единичным состоянием последнего триггера второго регистра 7 управления и единичным состоянием первого регистра 5 управления. Перед работой в нулевое состояние последний триггер второго регистра 7 управления устанавливается сигналом по шине

Пуск, благодаря этому в устройстве отпадает необходимость отсчета времени приема входной информации. Аналогичным образом реализуется устройство выдачи информации из матрицы памяти. формул а изобретения устройство для сдвига информации, содержащее первый и второй регистры управления и с первого по четвертый регистры данных, каждый разряд которых состоит из первого и второго элементов И, триггера, входы установки и сброса которого соединены с выходами первого и второго элементов И, причем первые входы первого и второго элемента И четных разрядов первого регистра управления и нечетных разрядов всех регистров данных соединены и являются первым тактовым входом устройства, а первые входы первого и второго элементов И нечетных разрядов первого и всех разрядов второго регистров управления и четных разрядов всех регистров данных соединены и являются вторым тактовым входом устройства, прямой выход триггера каждого разряда, кроме последнего, в регистрах управления соединен с вторым входом первого элемента И последующего разряда, а прямой выход

39б52

50 триггер» последнегr разряца в первом регистре управления сс единен с втоpb1M входом RT0p0 rn шлеме нта И в торо—

ra, третьего и четвертого разрядов, а прямой выход триггера последнего разряда во вторсм регистре управления соединен с вторым входом второго элемента И второго и третьего разрядов и четвертым входом второго элемента И первого разряда данного ре=истра, вторым входом второго элемента И первого разряца первого регистра управления, инверсные выходы триггеров второго, третьего и четвертого разрядов которого соединены с соответствующим третьим входом второго элемента И в предыдущих разрядах данного регистра, причем инверсный выход триггера второго разряда соединен с вторым входом второго элемента

И пятого разряда данного регистра, инверсный выход триггера которого соединен с третьим входом первого элемента И второго, третьего и четвертого разрядов первого регистра управления, четвертый вход второго элемента И первого разряда которого соединен с инверсным выходом триггера первого разряда второго регистра управления, инверсные выходы триггеров второго и третьего разрядов которого соединены с соответствующими вторыми входами второго элемента И предыдуI щих разрядов данного регистра, а ин— версный выход триггера четвертого разряда соединен с первым входом первого элемента И других разрядов второго регистра управления, второй вход второго элемента И четвертого разряда которого и второй вход первого элемента И первого разряда первого регистра управления соединены и являются входом пуска устройства, прямой выход триггера четвертого разряда первого регистра управления соединен с третьими входами первого и второго элементов И первого разряда, третьим входом второго элемента И, четвертым входом первого элемента И, третьего разряда второго регистра управления инверсный вход триггера второго разряда первого регистра управления соединен с третьим входом первого элемента И четвертого разряда второго регистра управления и четвертыми входами первого и второго элементов И второго разряда второго ре5

1339652 гистра управления, вторые входы пер- дов последующих регистров данных. вого и второго элементов И первого выходы триггера каждого разряда реразряда первого регистра данных яв- гистров данных являются выходами устляются соответственно первым и вторым ройства, вторые входы первого и втоинформапионными входами устройства, 5 рого элементов 4 триггеров регистров

1 вторые входы первого и второго эле- данных, кроме первого, состветственментов И последующих разрядов перво- но соединены с прямыми выходами тригго регистра данных соединены соответ- геров второго регистра управления, ственно с инверсными и прямыми выхо- g о т л и ч а ю щ е е с я тем, что, с

° дами триггеров предыдущих разрядов целью упрощения устройства, четверзтого регистра, прямые и инверсные тые входы первых и вторых элементов выходы триггеров каждого из разрядов И всех разрядов нечетных и четных ре— последующих регистров данных, кроме гистров данных соединены соответствыходов триггера каждого разряда чет- g, венно с прямыми и инверсными выходавертого регистра данных, соединены с ми триггеров соответствующих нечетсоответствующими третьими входами ных и четных разрядов первого регистпервого и второго элементов И раэря- ра управления.

1339652

1339652 339 52

Редактор H.Ëàçàðåíêo

Заказ 4232/44

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Ю

6 д

8

Р

У

<Р

Х

Р

81 1

Е1 ж1

if

/(1

М1

Pf1

111

Р1

С1

ef

У1

Pl

N 1

Составитель В.Лашинский

Техред М.Дидык Корректор М.Пожо

Тираж 589 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий !

13035, Москва, Ж-35, Раушская наб., д. 4/5