Запоминающее устройство

 

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть исгюльзовано в твердотельных приемниках изображения для хранения и коммутации информации с одного из элементов матрицы приемника на шину обра0 , ботки сигнала. Цель изобретения - повышение быстродействия - достигается введением в устройство генератора 8 тактовых импульсов, фазового селектора 9, преобразователей 10, 11 уровней напряжения и ключей 7 разряда. Управление питанием усилителей 1, дешифратора 2, регистра 3 хранения, ключей 7.разряда и ключей 6 с выходов преобразователей 10 и 11 уровней напряжения позволило уменьшить время переключения транзисторов и увеличить скорость нарастания переднего и зад него фронтов импульсов напряжения питания , которые вырабатываются генератором 8 тактовых импульсов и формируются фазовым селектором 9 и преобразователями 10 и 11 уровней напряжения . 4 ил. Л (Л оо о; ел иг.1

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„65127

А1 (SD 4 С 11 С 11 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4083480/24-24 (22) 02.07.86 (46) 07. 01. 88. Бюл. У 1 (71) Новосибирский электротехнический институт (72) В.М.Лукашенко (53) 681.327.66 (088.8) (56) Аналоговые и цифровые интегральные микросхемы. Справочное пособие:/

/Под ред. С.Б.Якубовского. М.: Радио и связь, 1984, с.431, 373. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в твердотельных приемниках изображения для хранения и коммутации информации с одного из элементов матрицы приемника на шину обработки сигнала. Цель изобретения— повышение быстродействия — достигается введением в устройство генератора

8 тактовых импульсов, фазового селектора 9, преобразователей 10, 11 уровней напряжения и ключей 7 разряда.

Управление питанием усилителей 1, дешифратора 2, регистра 3 хранения, ключей 7. разряда и ключей 6 с выходов преобразователей 10 и 11 уровней напряжения позволило уменьшить время переключения транзисторов и увеличить скорость нарастания переднего и заднего фронтов импульсов напряжения питания, которые вырабатываются генератором 8 тактовых импульсов и формиру- а

Ф ются фазовым селектором 9 н преобра" зователями 10 и 11 уровней напряжения. 4 ил. б

13651 27

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано в твердотельных приемниках изображения для хранения и коммутации информации с одного иэ элементов матрицы приемника на шину обработки сигнала.

Целью изобретения является повышение быстродействия устройства.

На фиг. 1 представлена функциональная схема предлагаемого устройства; на фиг. 2 — электрическая схема преоб— раэователя уронней напряжения; на фиг. 3 — электрическая схема ячейки; на фиг. 4 = временные диаграммы, поясняющие работу устройства.

Устройство (фиг. 1) содержит входные усилители 1, дешифратор 2, регистр 3 хранения, ячейки 4 памяти регистра 3, выходные ключи 5 и 6, ключи 7 разряда, генератор 8 тактовых импульсов, фазовый селектор 9, преобразователи 10 и 11 уровней напряжения, адресные нходы 12, шину 13 нуленого потенциала, шины 14-16 питания, синхрониэирующий вход 17, выходы 18 и 19 и информационный вход 20. Преобразователь 10 или 11 уровней напряжения (фиг.2) выполнен на транзисторах

21 — 23, резисторах 24-31 и конденсаторах 32-34. Ячейка 4 памяти выполнена на транзисторах 35-38.

Устройство работает следующим образом.

Код через усилитель 1 поступает на вход дешифратора 2 под воздействием выработанных генератором 8 тактовых импульсов и выделенных фазовым селектором 9 четной фазы, высокий уровень которой обеспечивается преобразователем 10 уровня.

Одновременное появление кода адреса на входе 12 и четной фазы на выходе преобразователя 10 обеспечивается импульсами по входу 17, при этом записывается логическая "1" н регистр 3.

При этом емкость выхода ячейки 4 памяти регистра 3 и затвора транзистора одного из ключей 5 обнуляется через открытый транзистор соответствующего ключа 7 разряда, а входы 20 гибо обнуляются, либо заряжаются до потенциала второго выхода 19, либо переключается информация входов 20 на второй ныход 19. С прекращением действия четного тактового импульса закрываются транзистор ключа 7 и соR1 R2

К = —,— — — — сопротивление этой

Кз.Г цепи в предложенном устройстве;

R — сопротивление открытого транзистора ключа 7 разряда.

5Р формула изобретения

Запоминающее устройство, содержащее входные усилители, информационные входы которых являются адресными входами устройства, дешифратор, информационные входы которых соединены с выходами входных усилителей, регистр хранения, информационные входы ответствующий ключ 6. При этом потенциал выхода преобразователя 1О равен нулю и н одной из ячеек 4 памяти сохраняется заряд. С приходом нечетного тактового импульса высокого уровня с преобразователя 11 и благодаря ис" пользованию МДП-нарактора в ячейке 4 памяти формируется накопление заряда:

1ð быстро открывается транзистор 37 и импульс управления поступает на затвор транзистора ключа 5, который открынается и коммутируется на первый выход 18. Связь входов управления питания дешифратора 2 усилителя 1, затворов всех транзисторов ключей 7 разряда и ключей 6 с выходами преобразователей 10, 11 и формирование соответствующих импульсон управления ге)Q нератора 8 тактовых импульсон, фазового селектора 9 позволяют с высокой скоростью перераспределить заряды, что способствует увеличению быстродеистния за счет уменьшения времени

25 переключения. При этом достигается увеличение скорости нарастания переднего и заднего фронтов

-c,a c - СIR2L

7 U2(1-å ) раэ; †--- †---- раэ, Зр - !,о д,С

U, е U (1-е ) где U — амплитуда напряжения входа управления ячеек 4 памяти, дешифратора 2, усилителя 1 затворов транзисторов клю35 чей 5 и 6 в известном устройстве;

U — амплитуда напряжения на этих

2 же входах в предложенном устройстве;

R, — сопротивление цепи переэаряда в известном устройстве;

13651 которых соединены с выходами дешифратора, группу первых выходных ключей, управляющие входы которых соединены с выходами регистра хранения, выходы группы первых выходных ключей соединены между собой и являются первым выходом устройства, группу вторых выходных ключей, выходы которых соединены между собой и являются вторым 1ð выходом устройства, выводы питания входных усилителей, дешифратора и регистра хранения подключены к шинам питания устройства, о т л и ч а ю— щ е е с я тем, что, с целью повыше- 15 ния быстродействия устройства, в него введены генератор тактовых импульсов, фазовый селектор, два преобразователя уровней напряжения и ключи разряда, информационные входы которых соедине- 2р ны с выходами регистра хранения, выходы ключей разряда соединены с шиной нулевого потенциала устройства, управляющие входы ключей разряда, группы вторых выходных ключей, дешифрато- 25

27 4 ра и входных усилителей соединены с выходом первого преобразователя уровней напряжения, тактовый вход регистра хранения соединен с выходом второго преобразователя уровней напряжения выводы питания которого подклю1 чены к первой и второй шинам питания, выводы питания первого преобразователя уровней напряжения подключены к первой и третьей шинам питания, информационные входы преобразователей соединены с выходами фазового селектора, выводы питания которого соединены с выводами питания генератора тактовых импульсов и с первой и второй шинами питания, информационный вход фазового селектора является синхронизирующим входом устройства и соединен с выходом генератора тактовых импульсов, информационные входы первой и второй групп выходных ключей соединены между собой и являются информационным входом устройства

Щ02. 2

1365127

13

Щ/Г 3 вюаоююра d

М7 А/п747А селсл ж ю У

80 А/ймУО1

edxeWmu y Я

Составитель А.Воронин

Редактор О.Головач Техред И.Верес Корректор В.Бутяга

Заказ 6618/44 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4