Запоминающее устройство с исправлением ошибок

 

Изобретение относится к вычислительной технике и может быть использовано при проектировании запоминающих устройств. Целью изобретения является повышение надежности устройства . Устройство содержит накопитель. входной 1 и выходной 20 регистры числа , ;регистр 3 адреса, блок 5 кодирования ,- блок коррекции, блок 24 управления , дешифратор 10 выборки, формирователи 49 адреса, первую 6 и вторую 9 группы элементов И, группу 8 элементов ИЛИ, элемент И 12 В устройстве накопитель разделен на блоки памяти, в каждом из которых хранятся слова, имеющие одинаковое значение контрольных разрядов, используемых в качестве старших разрядов кода адреса . Это позволяет исключить необходимость хранения контрольных разрядов в накопителе, что ведет к увеличению надежности всего запоминающего устройства, 2 ил. i (Л со 00 со о со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

119) (11) А1 (51) 4 С| 11 С 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H A ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4095497/24-24 (22) 06.05.86 (46) 30 ° 12.87. Бюл. N 48 (72) А.С.Горбенко и В,И.Терновой (53) 681.327.6 (088,8) (56) Авторское свидетельство СССР

У 6!8799, кл, G 11 С 29/00, 1976.

Авторское свидетельство СССР

М- 841059, кл. G 11 С 29/00, 1981. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ИСПРАВЛЕНИЕМ ОП)ИБОК (57) Изобретение относится к вычислительной технике и может быть использовано при проектировании запоминающих устройств. Целью изобретения является повышение надежности устройства. Устройство содержит накопитель, входной 1 и выходной 20 регистры числа,: регистр 3 адреса, блок 5 кодирования, блок коррекции, блок 24 управления, дешифратор 10 выборки, формирователи 49 адреса, первую 6 и вторую 9 группы элементов И, группу

8 элементов ИЛИ, элемент И 12, В уст ройстве накопитель разделен на блоки памяти, в каждом из которых хранятся слова, имеющие одинаковое значение контрольных разрядов, используемых в качестве старших разрядов кода адреса. Это позволяет исключить необходимость хранения контрольных разрядов в накопителе, что ведет к увеличению надежности всего запоминающего устройства, 2 ил.

1363303

1Г

30

Изобретение относится к вычислительной технике и может быть использовано при проектировании запоминаю õ устройств.

Целью изобретения является повышение надежности устройства, На фиг,l приведена схема запоминающего устройства с исправлением ошибок,* на фиг.2 -. схема блока управления, Устройство (фиг,l) содержит входной регистр l числа с информационными входами 2, регистр 3 адреса.с информационными входами 4, блок 5 кодирования, первую группу элементов

И 6 с выходами 7, группу элементов

ИЛИ 8, вторую группу элементов И 9, дешифратор 10 выборки, блоки 11 памяти, элементы И 12, счетчики 13, дешифраторы 14, элементы И 15, входы

16, выходы 17 и 18, блок 19 коррекции, регистр выходного 20 числа с выходами 21, элемент И 22 с выходом

23, блок 24 управления с входами 2527 и выходами 28 — 35, Блок 24 управления (фиг.2) содержит сдвиговый регистр 36, генератор

37, элемент И 38, элементы ИЛИ 3941, элементы И 42 — 48.

Блоки 12 — 15 на фиг,l объединены в формирователи 49 адреса.

Предполагается, что для обнаружения и исправления ошибок i-й кратности /i. Ь 1/ необходимо формировать R контрольных разрядов. Тогда количество блоков памяти 11 и, следовательно, элементов И 12, счетчиков 13, дешифраторов 14, элементов И 15 выбирается равным 2 . Это объясняется тем, что в каждый блок памяти заносятся слова, имеющие одинаковую комбинацию контрольных разрядов. (контрольный код)o

Запоминающее устройство с исправлением ошибок работает следующим

-образом, Сначала в режиме записи происходит занесение информации в блоки !1 памяти устройства. В этом режиме на вход 26 устройства поступает сигнал, определяющий режим записи, а на вход 27 — сигнал начальной установки. С входа 26 сигнал поступает в узел 24 управления и на управляющие входы блоков 11 памяти, Сигнал с вхоца 27 поступает на входы обнуления счетчиков 13 и в блок 24 управления, где устанавливает первый триггер регистра 36 сдвига в единичное состояние, а остальные триггеры регистра— в нулевое. Сигнал с входа 26 через элемент ИЛИ 39 открывает элемент И

38, и тактовые сигналы от генератора

37 через элемент И 38 поступают на сдвиговый вход регистра 36. Записанная в первый триггер единица сдвигается rro каждому тактовому сигналу в следующий разряд регистра. Сигналы с единичных выходов триггеров регистра 36 поступают на элементы ИЛИ 40 и 41 и элементы И 42 — 48. На выходах элементов И 43, 44„46 и 48 формируются управляющие сигналы, обеспечивающие работу устройства в режиме записи.

По сигналу. с выхода 28 блока 24 управления во входной регистр 1 с входа 2 принимается записываемое слово, Оно поступает на блок 5 кодиро- . вания, где формируются необходимые контрольные разряды для обеспечения обнаружения и исправления ошибок i-й кратности. Кроме того, записываемое слово подается на информационные входы блоков 11 памяти с целью последующей записи.

По сигналу с выхода 30 контрольные разряды через первую группу элементов И 6 поступают на один из входов элементов ИЛИ 8 и затем на дешифратор 10. Контрольные разряды подаются также на выход 7 устройства и используются в дальнейшем как старшие разряды адреса обращения к записанному слову. На выходе дешифратора 10 формируется сигнал обращения к одному из блоков ll памяти в соответствии с поступившим кодом. Таким образом, контрольные разряды обеспечивают выбор конкретного блока памяти и являются старшими разрядами адреса.

Сигнал на выходе 33 блока 24 угравления запускает выбранный блок

11 памяти. Адрес ячейки блока памяти определяется соответствующим дешифратором 14, на вход которого подаются сигналы с выхода соответствующего счетчика 13, Сигналы с выходов счетчика 13 поступают также на выход

17 устройства с целью последующего чспользования для формирова ыя адреса считывания. Поскольку предварительно все счетчики 13 обнулены, то слово записывается в нулевую ячейку выбранного накопителя, Одновременно по сигналу 34 опрашивается состояние

1363303

35 счетчиков 13. Если в счетчике записаны все единицы, т.е. содержимое его максимально, то с последнего (старшего) выхода соответствующего дешифратора 14 сигнал через элемент И 15 поступает на выход 18 устройства.

Этот сигнал является свидетельством того, что все ячейки данного блока памяти заполнены и для дальнейшей записи необходимо увеличить его емкость

Сигнал с выхода 32 через соответствующий элемент И 12, открытый сигналом с выхода дешифратора 10, обеспе-15 чивает прибавление единицы в соответствующий счетчик 23 и, тем саьым, формирует адрес очередной ячейки для данного блока памяти.

На этом цикл записи слова заканчивается и выполняется запись очередного слова, Если запись производится в этот же.блок памяти, то слово заносится в следующую по номеру ячейку, Если же производится запись в 25 другой блок памяти, то она начинается с нулевой ячейки. Под воздействием сигналов сдвига единица по кольцу циркулирует s регистре 36 сдвига, обеспечивая формирование необходимых 30 управляющих сигналов. Окончание процесса записи :определяется снятием с входа 26 устройства управляющего сигнала. .По окончании записи информации в кажцом блоке 11 памяти записаны слова, имеющие одинаковые контрольные разряды.

Режим считывания определяется сигналом, поступающим на вход 25 40 устройства, и сигналом начальнойустановки по входу 27. Сигнал начальной установки обнуляет счетчик 13 и устанавливает в исходное состояние триггеры регистра 36 сдвига блока 24 управления, Сигнал с входа 25 подается на блоки ll памяти и определяет режим их работы, В блоке 24 управления этот сигнал через элемент ИЛИ

39 открывает элемент И 38, и сигналы с генератора 37 поступают на регистр

36, На выходе элементов И 42, 45 и

47 формируются сигналы, управляющие взаимодействием блоков устройства в режиме считывания, 65

По сигналу с выхода 29 в регистр

3 с входа 4 принимаются разряды адреса, определяющие номер блока 11 памяти, Эти разряды фактически представляют собой контрольный код для считываемого слова, Сигнал с выхода

29 поступает также на управляющие входы счетчиков 13 и обеспечивает прием в них с входа 16 младших раз". рядов адреса, определяющих номер ,ячейки, к которой выполняется обра.щение. Дешифраторы 14 подготавливают выбор ячейки в соответствии с адре.сом.

По сигналу с выхода 31 блока 24 управления старшие разряды адреса

;из регистра 3 через элементы И 9 второй группы и элементы ИЛИ 8 поступают на дешифратор 10 для выбора одного из накопителей.

По сигналу с выхода 33 блока 24 управления запускается выбранный блок 11 памяти, и содержимое ячей ки, определенной дешифратором 14, считывается в блок 19 коррекции.

На блок 19 ° кроме того, поступают с выхода элементов И 9 старшие разряды адреса, являющиеся контрольными разрядами. В блоке 19 коррекции осуществляется обнаружение и, если возможно, исправление ошибок.

По сигналу с выхода 35 скорректированное слово принимается в выходной регистр 20 и далее на выход 21.

Если в считанном слове возникла неисправимая ошибка, то по этому же сигналу на выходе элемента И 22 формируется :сигнал, который посту-. пает на выход 23 устройства. Сигнал на этом выходе информирует о том, что слово, находящееся в выходном регистре 20, содержит неисправимые ошибки, Аналогично выполняется считывание очередного слова.

Окончание режима считывания определяется снятием сигнала с входа 25 устройства.

Формула изобретения .апоминающее устройство с исправлением ошибок, содержащее блоки памяти, информационные входы которых соединены с входами блока кодирования и с вьгходами входного регистра числа, информационные входы которого являются информационными входами устройства, а синхровход подключен к первому выходу стробирования блока управления, второй и третий выходы

1363303

Фие, г

Техред Л. Олийнык

Редактор Л.Веселовская

Корректор А,Зимокосов

Заказ 6369/45

Тираж 588 Подпи сное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж"35, Раушская наб., д,4 5

Производственно-полиграфическое предприятие, г.ужгород, ул,Проектная,4 стробирования которого соединены соответственно с синхровходами регистра адреса и регистра выходного числа, ВыхОды KQTopol o яВляются информационными выходами устройства, а информационные входы подключены к информационным выходам блока коррекции, входы информационных разрядов которого соединены с выходами блоков памяти, а входы контрольных разрядов подключены к выходам элементов И второй группы и к вторым входам элементов ИЛИ группы, первые входы которых соединены с выходами элементов И первой группы, первые входы которых подключены к выходам блока кодирования, а вторые входы соединены с выходом признака записи блока управления, выход признака чтения которого подключен к вторым входам элементов И второй группы, первые входы которых соединены с выходами регистра адреса, информационные входы которого являются входами старших разрядов адреса устройства, входы признаков записи и чтения блока управления соединены с одноименными входами блоков памяти и являются входами записи и чтения устройства, вход начальной установки блока управления является одноименным входом устройства, выход обращения блока управления соединен с одноименными входами блоков памяти, выходы, элементов ИЛИ подключены к входам дешифраJ5 И JJ 32 Я7 тора выборки, выходы которого соединены с входами выборкй соответствующих блоков памяти, выходы элементов

5 первой группы являются выходами старших разрядов адреса устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения надежности, в устройство введены формирователи адреса по числу блоков. памяти и элемент

И, причем входы элемента И соединены с выходом признака ошибки блока коррекции и с третьим выходом стробирования блока управления, четвертый и Второй выходы стробирования которого подключены соответственно к пер° вому и второму синхровходам формирователей адреса, адресные входы которых являются входами младших разря20 дов адреса устройства, выход признака инкрементирования адреса блока управления соединен с одноименными входами формирователей адреса, входы выборки которых подключены к соот25 ветствующим выходам дешифратора выборки, входы начальной установки формирователей адреса подключены к одноименному входу устройства, адресные выходы формирователей адреса

З0 соединены с адресными входами соответствующих блоков памяти, выходы признака переполнения формирователей адреса ЯВЛяются одноименными выходами устройства, а выход элемен35 TR И ЯВляетсЯ BblxopoM IlpH3HBKB QIIIH6 ки устройства,