Периферийный процессор для обработки сигналов

 

Изобретение относится к микроэлектронике и вычислительной технике и может быть использовано в составе информационно-измерительных систем на базе ЭВМ. Целью изобретения является повышение быстродействия периферийного процессора и точности обработки данных. Периферийный процессор для обработки сигналов подключен к каналу 1 ЭВЬ с унифицированным интерфейсом. Процессор содержит блоки 2-13 коммутации, блок 3 сопряжения , синхронизатор обмена 4, регистр 5 адреса, блок 6 управления матричным обменом, блок 7 коммутации адреса, блок 8 управления, блоки 9 и 10 памяти и арифметический блок 11. Для повышения производительности вычислительной системы ЭВМ - периферийный процессор имеется возможность подключения нескольких периферийных процессоров к каналу 1 ЭВМ. Для организации межпроцессорного обмена данными предназначены входы и выходы 29-32 канала расширения процессора. Управi (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А) (19) (П) (5D 4 С 06 F 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3955183/24-24 (22) 17.09.85 (46) 23.01.88. Бюл. N - 3 (71) Винницкий политехнический институт (72) Ю.А.Буняк (53) 681.32(088.8) (56) Толстых Б.Л. и.др. Быстродействую(ций периферийный процессор.

Электроника MT-70, УСИМ, 1983,У 4.

Авторское свидетельство СССР

Ф 10 13969, кл. G 06 F 15/332, 1984. (54) ПЕРИФЕРИЙНЬЙ ПРОЦЕССОР ДЛЯ ОБРАБОТКИ СИГНАЛОВ (57) Изобретение относится к микроэлектронике и вычислительной технике и может быть использовано в составе информационно-измерительных систем на базе ЭВМ. Целью изобретения является повышение быстродействия периферийного процессора и точности обработки данных. Периферийный процессор для обработки сигналов подключен к каналу 1 ЭВМ с унифицированным интерфейсом. Процессор содержит блоки 2-13 коммутации, блок 3 сопряжения, синхронизатор обмена 4, регистр

5 адреса, блок 6 управления матричным обменом, блок 7 коммутации адреса, блок 8 управления, блоки 9 и 10 памяти и арифметический блок 11. Для повышения производительности вычислительной системы 3BM — периферийный процессор имеется возможность подключения нескольких периферийных процессоров к каналу 1 ЭВМ. Для организации межпроцессорного обмена данными предназначены входы и выходы 29-32 канала расширения процессора. Управ1368889 ляет обменом в канале расширения блок

8 управления с помощью специальных микрокоманд. Если данный процессор готов к обмену, он генерирует активный уровень сигнала с выхода 28 и одновременно анализирует его. Сигнал с выхода 28 объединяется по проИзобретение относится к микроэлектронике и вычислительной технике и может быть использовано в составе информационно-измерительных систем на базе ЭВМ.

Целью изобретения является повышение быстродействия периферийного процессора и точности обработки дан1 ных.

На фиг.1 представлена функциональная схема периферийного процессора; на фиг.2 — функциональная схема блока управления; на фиг.3 — функциональная схема блока управления матричным обменом.

Периферийный процессор для обработки сигналов (фиг.1) подключен к каналу 1 ЭВМ с унифицированным интерфейсом. Процессор содержит первый блок 2 коммутации, блок 3 сопряжения, синхронизатор 4 обмена, регистр

5 адреса, блок 6 управления матричным обменом, блок 7 коммутации адреса, блок 8 управления, первый 9 и второй 10 блоки памяти, арифметический блок 11, второй 12 и третий

13 блоки коммутации.

Первые входы-выходы первого блока

2 коммутации и блока 3 сопряжения подключены к каналу 1 ЭВМ, второй вход-выход первого блока 2 коммутации соединен с шиной 14 адреса данных процессора, к которой подключены информационные вход и выход регистра 5 адреса, входы-выходы блока

Ь управления матричным обменом, блока 8 управления, вторые входы-выходы блоков 9 и 10 памяти, первые входы управления которых подключены к магистрали 15 управления процессора, к которой подключены второй входвыход блока 3 сопряжения, вход и первый выход синхронизатора 4 обмена, водному ИЛИ с аналогичными сигналами других процессоров и поэтому его активный уровень может быть только в случае готовности всех процессоров.

Выполнение микрокоманды обмена задерживается до появления активного уровня сигнала с выхода 28. 3 ил. первые входы и выход и второй вход блока 6 управления матричным обменом, первый вход блока 8 управления и вход управления блока 7 коммутации адреса, первый вход 16 которого подключен к второму выходу блока 6, третий 17 и четвертый 18 выходы которого подключены соответственно к входу синхронизации блока 3 сопряжения и второму входу блока 8 управления, пятый выход 19 соединен с входами синхронизации регистра 5 адреса и управления первого блока 2 коммутации и

1 соединен с вторым выходом синхронизатора 4 обмена, третий выход 20 которого соединен с вторым входом блока

7 коммутации адреса, выход 21 которого соединен с первыми адресными

2р входами блоков 9 и 10 памяти, первые входы-выходы которых подключены соответственно к первому 22 и второму

23 входам-выходам операндов арифметического блока 11, первый 24 и второй

25 25 входы-выходы результатов которого соединены с входами-выходами блоков

12 и 13 коммутации соответственно, входы управления которых соединены с первым выходом 26 блока 8 управле30 ния и с вторыми адресными и управля-. ющими входами блоков 9 и 10 памяти, с входом синхронизации арифметического блока 11, выход 27 состояния которого соединен с третьим входом блока

Зб

8 управления второй выход 28 кото I рого является выходом синхронизации канала расширения процессора, первым 29 и вторым 30 информационными выходами которого являются выходы

40 второго 12 и третьего 13 блоков коммутации, входы 31 и 3 2 которых авляются первым и вторьм информационными входами канала расширения.

3 1368

Блок 8 управления (фиг.2) содержит первый 33 и второй 34 коммутаторы, первый 35 и второй 36 счетчики, узел 37 памяти, регистр 38, первый

9 и второй 40 узлы постоянной памя 1

5 ти и узел 41 дешифрации команд, первый выход которого соединен с входами управления коммутаторов 34 и 33, счетчиков 35 и 36, узла 37 памяти, регистра 38, объединен с вторым и третьим входами узла 41 дешифрации команд и подключен к первому входу

42 блока 8 управления, второй вход которого соединен с первым входом второго коммутатора 34 и четвертым входом узла 41 дешифрации команд, второй выход 43 которого соединен с входом разрешения включения узла

39 постоянной памяти, первый адресный вход которого соединен с первым адресным входом второго узла 40 постоянной памяти, первым входом узла

41 дешифрации команд и подключен к выходу 44 первого счетчика 35, ин- 25 формационный вход которого соединен с выходом первого узла 39 постоянной памяти и подключен к старшей части

45 шины 46 данных блока 8 управления, которая соединяет первый вход-выход коммутатора 33 и вход-выход узла 37 памяти, младшая часть 47 шины 46 подключена к информационным входам счетчика 36 и регистра 38, выход которого подключен к второму адресному вхо35 ду блока 40 постоянной памяти, выход

26 которого, объединенный с четвертым выходом 48 узла 4 1 дешифрации команд, является первым выходом блока 8 управления, третий вход 27 которого соединен с вторым информационным входом коммутатора 34, вторым адресным входом блока 39 постоянной памяти и, пятым входом узла 41 дешифрации команд, третий выход 49 которого соеди45 нен с третьим входом коммутатора 34, информационный выход которого соединен с вторым входом-выходом коммутатора 33 и с входом-выходом олока 8 управления, вторым выходом 28 которого

50 является пятый выход узла 41 дешифрации команд, выход 50 второго счетчика 36 соединен с адресным входом узла 37 памяти.

Блок 6 управления матричным обменом (фиг,3) содержит три триггера

51-53, три регистра 54-56, элемент

ИЛИ 57, два счетчика 58 и 59, два одновибратора 60 и 61, ключ 62, узел

889 4

63 постоянной памяти и узел 64 дешифрации обмена, первый выход 65 которого подключен к счетным входам счетчиков 58 и 59, синхровходам одно ибраторов 60 и 61 и информационному входу ключа 62, выход которого является третьим выходом 17 блока 6 управления, матричным обменом, первым выходом которого является второй выход

66 узла 64 дешифрации обмена, третий выход которого является пятым выходом

19 блока 6 управления матричным обменом, вторым выходом 16 которого является выход счетчика 59, информационный вход которого соединен с первым адресным входом 67 узла 63 постоянной памяти и подключен к выходам регистров 54 и 55 входы разрешения чтения которых подключены соответственно к прямому 68 и инверсному 69 выходам триггера 51, тактовый вход 70 которого соединен с установочными входами счетчиков 58 и 59, R-входом триггера 53, первым входом элемента ИЛИ

57, тактовым входом регистра 56, Sвходом триггера 52, объединен с тактовыми входами 71 и 72 регистров 54 и 55 соответственно, D-входом 73 триггера 51, информационным входом

74 регистра 56, первым входом 75 узла 64 дешифрации обмена, соединенными между собой вторым входом узла 64 дешифрации обмена и тактовым входом 76 триггера 52 и является первым входом блока 6 управления матричным обменом, вторым входом которого являются объединенные третий 77 и четвертый 78 входы узла дешифрации обмена 64, выход 79 первого одновибратора 60 подключен к второму входу элемента ИЛИ

57, выход 80 которого подключен к пятому входу узла 64 дешифрации обмена, шестой вход 81 которого подключен к выходу регистра 56, выход триггера 52 подключен к седьмому входу узла 64 дешифрации обмена и является четвертым выходом 18 блока 6 управления матричным обменом, четвертый выход 82 узла 64 дешифрации обмена объединен с третьим выходом 19 уэл,а

64 дешифрации обмена и подключен к входу управления считыванием узла 63 постоянной памяти, первый выход 83 которого подключен к S-входу триггера 53, выход 84 которого подключен к входу блокировки одновибратора 61, выход 85 которого подключен к R-входу триггера 52, информацион50

Л(,01 = А, +

13688 ный вход 86 которого соединен с общим,информационный выход 87 счетчика

58 подключен к второму адресному входу узла 63 постоянной памяти, второй выход которого объединен с соединенными между собой информационными входами регистров 54 и 55 и является входом-выходом блока 6 управления матричным обменом, который под- 10 ключен к шине 14 адреса данных процессора.

Блок 2 коммутации предназначен для подключения канала 1 ЭВМ к шине

14 адреса данных процессора. 15

Блок 3 сопряжения предназначен для согласования сигналов управления обменом данных канала 1 ЭВМ с сигналами управления магистрали 15 процессора. 20

Синхронизатор 4 обмена предназначен для формирования сигналов управления узлами процессора при обращении к ним ЭВМ.

Периферийный процессор работает 25 следующим образом.

Включение питания приводит синхронизатор 4 обмена и блоки 6 и 8 управления в исходное состояние, арифметический блок 11 — в состояние 30

"Стоп". Процессор может работать в двух режимах.В первом режиме он обрабатывает данные, которые находятся в памяти ЭВМ. В этом режиме ключ

62 блока 6 управления матричным обме35 ном замкнут. Во втором режиме процессор обрабатывает данные, которые находятся в периферийной части, подключенной к шине 14 адреса данных процессора. В этом режиме ключ 62 разом- 4, кнут. Перед началом работы необходимо в узел 37 ламяти блока 8 управления записать программу работы арифметического блока 11, в счетчик 35 записывается код микрокоманды "Шаг в счетчик 36 — адрес начальной команды, ключ 62 устанавливается в необходимое положение, блок 6 управления программируется для выполнения функции обмена данными, Процессор обрабатывает сегменты данных, которые состоят из двух слов и имеют матричную структуру, т.е, все слова сегмента расположены в ячейках памяти по адресам, которые можно представить в виде

89

6 где А — адрес первого слова; U; — 0,1; Н; = 2 ; m P. — целые

Р;

I числа, Р; Ф Р; .

Для организации матричного обмена необходимо определить вектор маски

М, определяющий структуру сегмента и физический адрес сегмента А так, чтобы все его разряды, соответствующие Р; были равны единице. Например, Ф ) это можно выполнить с помощью тп рекуррентных преобразований вида

Ак = Ак-> + Aк-,gr (Н» — 1)+

+H„(k = 1, 2,..., m) некоторого логического адреса А,, который определяет номер сегмента и его расположение в адресном пространстве ЭВМ, Вектор маски равен

М = К Н;, Блок 6 управления матричным обменом позволяет использовать для адресации сегментов данных один из двух векторов маски М< или М, которые записываются в регистры 54 .и 55, адрес сегмента А записывается в регистре адреса 5 процессора. Матричный обмен инициируется ЭВМ с помощью синхронизатора 4 обмена. При этом синхронизатор 4 обмена генерирует сигналы 73 — код вектора маски, 74 код функции и 70 — сигнал синхронизации обмена, который записывает сигналы 73 и 74 соответственно в триг гер 51 и регистр 56, устанавливает триггер 52, счетчики 58 и 59, сбрасывает триггер 53 и через элемент

ИЛИ 57 запускает дешифратор 64 обмена, который в соответствии с кодом функции 81 генерирует циклы ввода или вывода данных. В каждом цикле обмена блок 6 управления матричным обменом с помощью одного из векторов маски, блока 63 постоянной памяти и адреса А по состоянию счетчика 58 формирует адрес ячейки сегмента данных.

Обозначим разряды вектора маски как

U V,...,V разряды счетчика

58 — U,, Н,...,(1„„ и разряды адреса А — а,, а,...,а, где и — число разрядов. В процессе обмена единичные разряды адреса, указанные вектором маски (соответствующие разряV;

v;

7 1368889

8 ды V; = 1 H T c a nb no- сигнала счетчик 36 увеличивает свое стоянной 63 памяти нулевыми разряда- состояние на единицу и на его выхоми по состоянию счетчика 58, что мож- де 50 появляется адрес следующей кано представить следующим уравнением: 5 манды. Каждая команда, которую выполняет арифметический блок 11, состоит из последовательности микрокоа,=П,, reek: U„ l, манд, которые записаны в блоке 40 постоянной памяти. Синхрониэацию вык lp полнения микрокоманд осуществляют ч= счетчик 35 и узел 41 дешифрации команд. По завершению текушей команды

По завершению каждого цикла об- блок 41 формирует сигнал 37 чтения мена задним фронтом сигнала 65 счет- памяти и записи следующей команды в чики 58 и 59 изменяют свое состояние, 15 счетЧик 35 и регистр 38 ° По состояодновибратор 60 генерирует импульс нию результатов вычислений в арифмеповторного запуска дешифратора 64 об- тическом блоке 11 возможны ветвлемена. В последнем цикле обмена блок ния миКрокоманд, что применяется в

63 памяти формирует сигнал завершения - операциях с плавающей запятой. Адматричного обмена 2p рес микрокоманды ветвления формирует первый узел 39 постоянной памяти по

% состоянию счетчика 35 и выхода 27 со— Л U, где q = ° стояния арифметического блока 11.

Узел 41 дешифрации команд аналиэи25 рует слово 27 состояния и при необЭтот сигнал с выхода 83 блока 63 ходимости ветвления формирует сигнал памяти устанавливает триггер 53, ко 43 разрешения включения узла 39 поторый разрешает одновибратору 61 по стоянной памяти в шину 45. Код адрезаднему фронту сигнала 65 генериро- са микрокоманды записывается в счетвать сброс матричного обмена, при 30 чик 35 по заднему фронту импульса с этом сбрасывается триггер 52, кото- первого выхода блока 41. Если прорый блокирует работу блока дешифра- грамма завершена и триггер готовноции обмена. сти данных не установлен, то узел

Если ключ 62 замкнут, то узел 64 41 дешифрации команд останавливает дешифрации обмена с помощью сигнала З арифметрический блок 11, при этом

65 разрешает блоку 3 сопряжения пе- выполняется чтение адреса начальной редавать сигналы управления обменом команды из узла 37 памяти и запись с первого выхода 66 узла 64 дешиф- ее в счетчик 36, в счетчик 35 запирации обмена в канал 1 ЭВМ, а также сывается код команды Шаг . разрешает принимать сигналы управле- 40 Обработка данных арифметическим ния от ЭВМ на третий 77 и четвертый блоком il и обмен данными под управ78 входы. Если ключ 62 разомкнут, то лением блока 6 управления матричным сигналы 66, 77 и 78 передаются и обменом и ЭВМ могут выполняться одпринимаются по магистрали 15 управ- новременно. Для этого блоки 9 и 10 ления процессора, к которой подклю- 46 памяти разделены на два сегмента, чаются устройства с аналогичным уни- первые сегменты подключены к первым фицированным интерфейсом. входам-выходам 22 и 23 и обрабатываПо окончании загрузки данных в ются, вторые в это время лодключеблоки 9 и 10 памяти ЭВМ разрешает ны к вторым входам-выходам и участработу периферийному процессору ус- вуют в обмене ° Адресацию и управлетановкой триггера готовности данных, ние первыми сегментами выполняет который входит в состав узла дешиф- блок 8 управления, адресацию и упрации команд 41 блока 8 управления. равление вторыми выполняют ЭВМ поПри этом блок 8 инициирует выполнение средством синхронизатора 4 обмена команпы "Шаг", которая выполняет чте- или блок 6 управления матричным обмение команды иэ узла 37 памяти и эа- ном, Коммутатор 7 адреса включает пись ее по заднему фронту сигнала третий выход 20 синхронизатора 4 обчтении в регистр 38 и счетчик 35, од- мена в шину 2 1 адреса, если обменовр -минно по заднему фронту этого ном управляет ЭВМ, или подключает

8889 10 формационным входом-выходом блока сопряжения и является информационным входом-вЫходом процессора, второй информационный вход-выход первого блока

5 коммутации подключен к входу-выходу блока управления, причем блок управления содержит два коммутатора, два счетчика, регистр, узел памяти, два ход которого соединен с первым информационным входом-выходом первого комвходом узла дешифрации команд, первым адресным входом второго узла постоянной памяти и подключен к информационному выходу первого счетчика, счет25 ный вход которого объединен с таки первым выходом узла дешифрации команд, счетным входом второго счетчика, входами управления первого и второго коммутаторов, объединен с третьим входом узла дешифрации команд и подключен, к первому входу блока управления, вторым входом которого является соединенные между собой первый информационный вход второго коммутатора и четвертый вход узла дешифрации команд, пятый вход которого соединен с вторым информационным входом второго коммутатора, вторым адресным входом первого узла постоян40 ной памяти и является третьим входом блока управления, первым выходом которого являются объединенные четвертый выход узла дешифрации команд и выход второго узла постоянной памяти, 45 второй адресный вход которого подключен к выходу регистра, адресный вход узла памяти подключен к информационному выходу второго счетчика, второй выход узла дешифрации команд подключен к входу разрешения включения первого узла постоянной памяти, третий выход узла дешифрации команд

Ф о р м у л а и з о б р е т е н и я

Периферийный процессор для обработки сигналов, содержащий первый блок коммутации, блок сопряжения,синхронизатор обмена и блок управления, первый вход которого подключен к первому выходу синхронизатора обмена, второй выход которого подключен к управляющему входу первого блока коммутации, первый информационный входвыход которого объединен с первым инподключен к третьему информационному входу второго коммутатора, первый вы55 ход которого подключен к второму информационному входу-выходу первого коммутатора, и является входом-выходом блока управления, пятый выход

136 второй выход 16 блока 6 к адресной шине 21 если выполяется матричный обмен. Адресацией сегментов блоков

9 и 10 памяти управляет узел 41 дешифрации команд с„ помощью адресного выхода 48. При завершении обработки первого сегмента и при условии, что обмен данными завершен, блок 41 переключает сегменты и производит оче- 10 узла постоянной памяти и узел дешифт редной цикл обработки. рации команд, первый выход которого

Состояние блоков 6 и 8 управле- подключен к входу записи/чтения узния, а также арифметического блока ла памяти, информационный вход-вы11 ЭВМ может анализировать, прочитав слово состояния процессора, которое формируется с помощью коммута- мутатора, информационными входами тора 34 блока 8 управления. К его регистра, первого и второго счетчипервому, второму и третьему входам ков и подключен к выходу первого узподключены соответственно выход 18 ла постоянной памяти, первый адрестриггера 52 блока 6 управления ма- ный вход которого соединен с первым тричным обменом, выход 27 состояния арифметического блока 11 и выход 49 триггера готовности узла 41 дешифрации команд.

Для повышения производительности вычислительной системы ЭВМ вЂ” периферийный процессор имеется воэможность подключения нескольких периферийных процессоров к каналу 1 ЭВМ. Для организации межпроцессорного обмена данными предназначены входы и выходы

29-32 канала расширения процессора, Управляет обменом в канале расширения блок 8 управления с помощью специальных микрокоманд. Если данный процессор готов к обмену, он генерирует активный уровень сигнала 28 и одновременно анализирует его. Сигнал

28 объединяется по проводному ИЛИ с аналогичными сигналами других процессоров и поэтому его активный уровень может быть только в случае готовности всех процессоров. Выполнение микрокоманды обмена задерживается до появления активного уровня сигнала 28.

13688

20

35 узла дешифрации команд является вторым выходом блока управления, о т л и ч а ю шийся тем, что, с целью повышения быстродействия, в него введены регистр адреса, блок уп5 равления матричным обменом, первый и второй блоки памяти, арифметический блок, второй и третий блоки коммутации и блок коммутации адреса, вы- 10 ход которого подключен к адресным входам первого и второго блоков памяти, первые информационные входывыходы которых подключены к выходамвходам соответственно первого и второго операндов арифметического блока, входы-выходы первого и второго результатов которого подключены к информационным входам-выходам соответственно второго и третьего блоков коммутации, информационные входы которых являются соответственно первым и вторым входами приема из канала расширения процессора, первым и вторым выходами выдачи в канал расширения которого являются выходы соответственно второго и третьего блоков коммутации, управляющие входы которых соединены с входом синхронизации арифметического блока, первым выходом блока управления, вторыми управляющими и адресными входами первого и второго блоков памяти, первые входы управления считыванием которых подключены к первым выходам соответственно синхронизатора обмена и блока управления матричным обменом, второй и третий выходы которого подключены соответственно к первому информационному входу блока коммута- 40 ции адреса и входу синхронизации блока сопряжения, второй информационный вход-выход которого подключен к пер— вым входам синхронизатора обмена и блока управления матричным обменом и первым выходам блока управления матричным обменом, четвертый выход которого подключен к второму входу блока управления, третий вход которого подключен к выходу состояния ариф50 метического блока, первый выход синхронизатора обмена подключен к входу управления блока коммутации адреса и первому входу блока управления матричным обменом, пятый выход которого соединен с вторым выходом синхронизатора

55 обмена и подключен к входу синхронизации регистра адреса, вход и выход

I 0ToDoI подключены к второму инфор89

12 мационному входу-выходу первого блока коммутации, вторым информационным входам-выходам первого и второго блоков памяти и второму входу блока управления матричным обменом, Iгс тий выход синхронизатора обмена подключен к второму информационному входу блока коммутации адреса, причем блок управления матричным обменом содержит три триггера, элемент И.;П1, три регистра, два счетчика, два < дновибратора, ключ, узел постоянной памяти, узел дешифрации обмена, первый выход которого подключен к счетным входам первого и второго счетчиков, синхровходам первого и второго одновибраторов и- информационному входу ключа, выход которого является третьим выходом блока управления матричным обменом, первым выходом которого является второй выход узла дешифрации обмена, третий выход которого является пятым выходом блока управления матричным обменом, вторым выходом которого является информационный выход первого счетчика, информационный вход которого соединен с первым адресным входом узла постоянной памяти и подключен к выходам первого и второго регистров, входы разрешения чтения которых подключены соответственно к прямому и инверсному выходу первого триггера, тактовый вход которого соединен с установочными входами перного и второго счетчиков, R-входом второго триггера, первым входом элемента ИЛИ, тактовым входом третьего регистра, S-входом третьего триггера, объединен с тактовыми входами первого и второго регистров, D-входом первого триггера, информационным входом третьего регистра, первым входом узла дешифрации обмена, соединенными между собой вторым входом узла дешифрации обмена и тактовым входом третьего триггера и подключен к первому входу блока управления матричным обменом, вторым входом которого являются объединенные третий и четвертый входы узла дешифрации обмена, выход первого одновибратора подключен к второму входу элемента ИЛИ, выход которого подключен к пятому входу узла дешифрации обмена, шестой вход которого подключен к выходу третьего регистра, выход третьего триггера подключен к седьмому входу узла дешифрации обмена и является ном.

Составитель А,Баранов

Редактор А,Ворович Техред М.Ходанич

Корректор Н. Король

Заказ 297/51 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4!5

11ронзнодственно-полиграфическое предприятие, r.ужгород, ул.Проектная, 4

13 13688 четвертым выходом блока управления матричным обменом, четвертый выход узла дешифрации обмена объединен с третьим выходом узла дешифрации об5 мена и подключен к входу управления считыванием узла постоянной памяти, первый выход которого подключен к

S-входу второго триггера, выход которого подключен к входу блокировки второго одновибратора, выход которо89 14 го подключен к К-входу третьего триггера, информационный выход второго счетчика подключен к второму адресному входу узла постоянной памяти, второй выход которого объединен с соединенными между собой информационнымн входами первого и второго регистров и является выходом-входом блока управления матричньм обме .—