Запоминающее устройство с самоконтролем

 

Изобретение относится к вычислительной технике и может быть использовано при создании запоминаю- j щих устройств повышенной надежности. Целью изобретения является повьппение достоверности контроля. Устройство содержит первый 1 и второй 2 накопители , блоки 3 поразрядного сравнения, блоки 6 инвертирования,первый 9,второй 28 и третий 17 блоки свертки по модулю два, блок 14 фиксации отказов, пороговый элемент 18, блок 10 управления . В устройстве осуществляется i кодирование информации второго накопителя прямым или обратным кодом в зависимости от суммы по модулю два кодов данных и адресов с последующим контролем этого соответствия, что позволяет расширить класс неисправностей , обнаруживаемых устройством. 1 ил. ел

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

А1 (19) (И1 (51) 4 G 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2 1) 40848 19/24-24 (22) 09,07,86 (46) 23.01.88.Бюл. N9 3 (72) Б.В.Барашенков (53) 681.327.6(088.8) (56) Путинцев Н.Д. Аппаратный контроль управляющих цифровых вычислительных машин. М.: Советское радио, 1966, с. 95.

Авторское свидетельство СССР

11" 1251188, кл. G 11 С 29/00, 1985 ° (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может быть использовано при создании запоминающих устройств повышенной надежности.

Целью изобретения является повышение достоверности контроля. Устройство содержит первый 1 и второй 2 накопители, блоки 3 поразрядного сравнения, блоки 6 инвертирования, первый 9,второй 28 и третий 17 блоки свертки по модулю два, блок 14 фиксации отказов, пороговый элемент 18, блок 10 управления. В устройстве осуществляется кодирование информации второго накопителя прямым или обратным кодом в зависимости от суммы по модулю два кодов данных и адресов с последующим контролем этого соответствия, что позволяет расширить класс неисправнос- тей, обнаруживаемых устроиством.

Я

1 ил.

1 13

Изобретение относится к вычислительной технике и может быть использовано при создании запоминающих устройств повышенной надежности.

Целью изобретения является повышение достоверности контроля.

На чертеже приведена схема запоминающего устройства с самоконтролем.

Устройство содержит накопители 1 и 2, блоки 3 поразрядного сравнения, каждый из которых содержит элемент 4 сравнения, мультиплексор 5, блоки 6 инвертирования, каждый из которых содержит элемент ИЛИ 7, элемент 8 неравнозначности, первый блок 9 свертки по модулю два, блок 10 управления, содержащий группу элементов

ИЛИ 11, группу элементов И 12, выполненный в виде программируемой логи,—

- ческой матрицы, группу элементов

НЕ 13, блок 14 фиксации отказов, содержащий элементы ИЛИ-НЕ 15, элемент

И 16, третий блок 17 свертки по модулю два, пороговый элемент 18, содержащий группу элементов ИЛИ 19, эле мент И 20, блок 21 задержки, числовые выходы 22, числовые входы 23, управляющий вход 24 (" Запись-чтение"), адресные входы 25,управляющий выход 26 (" Ответ" ), управляющий вход 27 (" Обращение" ), второй блок 28 свертки по модулю два контроля.

Устройство работает следующим образом.

На адресные, входные числовые, признака операции и обращения входы 23, 24, 25 и 27 соответственно внешними устройствами подаются коды адреса, числа, сигнал обращения и признака Запись-чтение".

Предполагается, что при операции Запись" состояние числовых выходов 22 соответствует сигналам логического 0, при операции "Чтение" сигналы логического "0" установлены на числовых входах 23, а количество числовых выходов каждого накопителя. 1 и 2 больше двух и является четным „

В режиме "Запись 1 в накопитель 1, числовые входы которого связаны непосредственно с числовыми входами 23, записывается прямой код, поступающей на входы 23 информации.

Кодирование информации, записываемой в накопитель 2, числовые входы которого связаны с шиной 23 через блок 6 инвертирования, зависит от

68923 2 значений суммы по модулю два (четности) информации числовых и адресных шин 23 и 25 соответственно.

В адреса накопителя 2, коды которых четные, записывается информация в прямом (обратном) коде, если коды числа четные (нечетные).

В адреса накопителя 2, коды которых нечетные, записывается инфор; мация в прямом (обратном) коде, если коды числа нечетные (четные).

Блок 10 управления обеспечивает кодирование информации на числовых входах накопителя 2, используя значение суммы по модулю два кодов чисел и адресов, поступающих от блоков 9 и 17 контроля и формируя сигналы управления блоками 6 инвертиро20 вания на управляющих входах элементов 8 неравнозначности, на информационные входы которых поступает код записываемого числа с шнн 23 через элемент ИЛИ 7.

25 В режиме "Чтение" коды числа, считываемые из накопителей 1 и 2, сравниваются поразрядно элементами 4 сравнения блоков 3, а результаты сравнения обрабатываются блоком

30 14 фиксации отказа и пороговым элементом 18, связанными входами с выходами элементов 4 сравнения,а выходами — с входами блока 10 управления.

Выходной сигнал порогового элемента 18 принимает значение логической "1" при количестве сигналов логической "1" на его входах, большем половины количества входов, и сигнал

40 логического "О" — в других случаях.

Выходными сигналами блока 14 фиксации отказов являются сигналы с выходов элементов ИЛИ-НЕ 15 и И 16, образующих на соответствующем выходе

45 блока 14 сигнал логической 1 при сигналах логического "0" или логической "1" всех элементов 4 сравнения одновременно и сигналы логического

",0" — в других случаях.

Блок 28 образует сумму по модулю два количества сигналов совпадения элементов 4 сравнения.

Блоки 9 и 17 образует сумму по

55 модулю два кодов чисел накопителя 2 и кодов адресов на адресных входах

25 устройства соответственно.

Значения сумм поступают на входы блока 10 управления.

1368923

Рассмотренное соответствие может быть нарушено также при отсутствии активизации накопителей 1 и 2, проявляющейся в считывании нулевых кодов при чтении информации по нечетному адресу. В этих случаях блок 10 управления вырабатывает сигнал на втором выходе, блокирующий сигнал отве та на шине 26 блока 21 задержки, что соответствует неисправному состоянию устройства.

50.55

Блок 10 управления производит декодирование поступающей информации .

При исправном устройстве на вы 5 ходах элементов И 16 и ИЛИ-НЕ 15 блока 14 фиксации отказов при чтении информации накопителей 1 и 2 формируются комбинации сигналов (1О) и $01 J .

Причем, сигналам логической "1" элемента И 16 соответствует нулевое значение сумм по модулю два выходных сигналов блоков 9 и 17, т.е. комбинации выходных сигналов (0,01 и (1,1) 15 а сигналам логического "О" элемента

И 16 соответствует единичное значение этой суммы, т.е. комбинации выходных сигналов вторых и третьих блоков контроля 70, 1) и (1,0Х в со- 20 ответствии с рассмотренными условиями записи.

Блок 10 управления формирует сигнал на управляющих входах мультиплексоров 5 блоков 3, пропускающих 25 на выходные числовые шины 22 информацию с выходов накопителя 1, а блок 2 1 — формирование сигнала ответа на шине 26 ответа, соответствующий достоверной информации на выходных числовых шинах 22.

При неисправном устройстве рассмотренное соответствие выходных сигналов элементов И 16, ИЛИ-НЕ 15 и блоков 9 и 17 нарушается.

При неисправности адресного интерфейса, например обрыве одной (или нечетного количества) из адресных шин 25, тип кодирования информации накопителем 2 при чтении (прямой или 40 обратный код), определяемый элементами ИЛИ-НЕ 15 и И 16 блока 14 фиксации отказов по состоянию элементов 4

/ сравнения, оказывается не соответствующим четности кода адреса, оп- 45 ределяемой третьим блоком контроля 17.

При неисправностях разрядной части устройства, приводящих к ошибкам в считываемой из накопителей 1 н 2 информации, на выходах элементов сравнения могут образовываться одновременно сигналы логических "О" и ",1". При этом на выходах блока 14 (выходах элементов И 16 и ИЛИ-НЕ 15) образуется комбинация сигналов (0,0), соответствующая неисправности устройства.

Рассмотренное функционирование порогового элемента 18, а также значение суммы по модулю два кода адреса, образованное блоком 17, позволяет определить четность информации, записанной в накопители и 2, кодирова": ние информации (прямой или обратный код), записанной в накопитель 2, при условии исправности хотя бы одного накопителя, и количество ошибок числа меньше половины количества его разрядов.

Если количество ошибок в этом случае нечетно, возможно их диагностиро» вание анализом четности числовой информации накопителя 2 блоками 9 и 17.

В случае четного количества ошибок производится отказ от диагностирования блокировкой сигнала ответа.шины 28 блоком 10 управления, Четность количества ошибок определяется блоком 28, связанным входами с выходами элементов 4 сравнения.

Четность информации, считываемой из накопителя 2, определяется схемой свертки по модулю два первого бло1 ка 9 контроля .

Несовпадение признаков четности, определенных блоками 17, 18 и 9, соответствует ошибке в информации накопителя 2, а совпадение — ошибке в информации накопителя 1.

Процедура исправления ошибок заключается в коммутации информации с выходов исправного накопителя на выходные числовые шины 22 с помощью мультиплексоров 5..

Анализ воэможности коррекции ошибок и процедура исправления осуществляется блоком 1О управления, построенного, например, на основе программируемой логической матрицы, содержащей группу инверторов, группу элементов И 12, элемент ИЛИ 11 выходы которого связаны с управляющими входами мультиплексоров 5, элементов 8 неравнозначности и блока 21 задержки.

В этом случае его функционирование соответствует частному случаю, рассмотренному при одиночной ошибке в считываемой из накопителей 1 и 2 информации.

Формула изобретения

Запоминающее устройство с самоконтролем, содержащее первый и второй блоки свертки по модулю два, первый и второй накопители, адресные входы, входы записи-чтения и выборки которых являются одноименными входами устройства, одноименные выходы первого и второго накопителей соединены соответственно с первым и вторым информационными входами соответствующих блоков поразрядного сравнения, 50 первые выходы которых являются информационными выходами устройства, а

5

13689

Блоком 10 управления производится дешифрация состояний устройства анализа выходных сигналов блоков 14, 17, 18, 9 и шины 24 признака "Запись-чтение и производится коммутация на

1! 5 выходные числовые шины 22 информации выходов накопителей с правильной информацией через мультиплексор 5.

При этом передача информации с выходов накопителя 2 сопровождается ее инвертированием блоком 6 при сигнале логического "0" в соответствии с условиями записи информации в накопители. При наличии исправляемой ошибки блок 21 задержки обеспечивает задержку сигнала на шине 26 ответа на время коррекции информации по сигналам от блоков 14 и 10.

В случае отказа от декодирования ошибки при четном количестве ошибок в разрядах числа или несоответствии информации адресу выдача сигнала ответа по шине 26 не про юводится.

Пороговый элемент 18 может быть по- 25 строен на двухвходовых элементах

ИЛИ 19, входы которых связаны с соответствующими выходами элементов 4 сравнения, а выходы — с входами элемента И 20 (количество разрядов числа З0 предполагается четным) .

23

6 вторые выходы подключены к входам блока фиксации отказов, входам второго блока свертки по модулю два и к входам порогового элемента, входы выборки первого и второго накопителей соединены с первым входом блока задержки, выход которого является выходом конца цикла устройства, а второй вход подключен к первому выходу управления задержкой блока управления, выход признака инвертирования которого соединен с управляющими входами блоков инвертирования, первый и второй входы которых подключены соответственно к информационным входам устройства и выходам второго накопителя соответствующих разрядов, первые выходы блоков инвертирования соединены с входами первого блока свертки по модулю два, выход которого и выход второго блока свертки по модулю два подключены соответственно к первому и второму входам признака результата контроля блока управления, вход признака операции которого соединен с входом записи/чтения устройства, третий вход признака результата, контроля блока управления подключен к выходу порогового элемента, а выход разрешения соединен с вторыми управляющими входами блоков поразрядного сравнения, первые управляющие входы которых подключены к вторым выходам соответствующих блоков инвертирования и к соответствующим информационным входам второго накопителя, информационные входы первого накопителя соединены с одноименными входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в него введен третий блок свертки по модулю два, входы которого подключены к адресным входам устройства, а выход соединен с четвертым входом признака результата контроля блока управления, пятый и шестой входы признаков результата контроля которого соединены с выходами блока фиксации отказов, а второй выход управления задержкой блока управления подключен к третьему входу блока задержки. д

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4

BHHHIIH Заказ 307/53 Тираж 590 По писное