Синхронный делитель частоты на 14
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИК (5Н 4 Н 03 К 23/40
ГО
ПО
ПИСАНИЕ ИЗОБРЕТЕНИЯ
Фиг,t
СУДАРСТНЕННЫЙ НОМИТЕТ СССР
ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ
А ВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ
21) 4094096/24-21
22) 18 ° 07. 86
46) 23.01. 88. Бюл. lt- 3
72) Ю.А. Базалев и В, И. Мяснов
53) 621. 374(088. 8)
56) Авторское свидетельство СССР
1225010, кл. Н 03 К 23/40, 02.10,84.
Авторское свидетельство СССР
1243130, кл. Н 03 К 23/40, 7.01.85 °
4) СИНХРОННЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ
14
7) Изобретение относится к импульсй технике и может быть использовано и построении хрониэаторов, цифровых
Л0„„1 368983 А 1 синтезаторов частоты и электромуэыкальных инструментов. Цель изобретения — повышение быстродействия достигается съемным выполнением синхронного делителя частоты и введением новых функциональных связей между съемными элементами. Предложенный делитель частоты содержит IK-тригге ры 1-4. элемент И 5, тактовую шину 6 и шину 7 сброса. Работа делителя частоты на 14 определяется логическими уравнениями для I- и К-входов всех
I K-триггеров и поясняется временными диаграммами, приведенными в описании изобретения. 2 ил.
1368983
Изобретение относится к импульсной технике и может быть использовано, например, для построения хронизаторов, цифровых синтезаторов частоты и электромузыкальиых инструментов.
Цель изобретения — повышение быстродействия — достигается тем, что в известном синхронном делителе частоты на 14, содержащем четыре IK-триггера и один элемент И, счетные входы всех IK-триггеров соединены с тактовой шиной, à R-входы — с шиной сброса, инверсный выход второго IK-триггера соединен с I-входом третьего
IK-триггера и с первым входом, а прямой выход — с К-входом третьего
IK-триггера и с первым входом элемента И, второй вход которого соединен с инверсным выходом третьего IK-триггера, в котором инверсный выход третьего IK-триггера соединен с I- u
К-входами первого IK-триггера, прямой выход которого соединен с I- и
К-входами второго IK-триггера, инверсный выход которого соединен с и К-входами четвертого IK-триггера, инверсный выход которого соединен с третьим входом элемента И, вы . ход которого образует выходную шину устройства.
На фиг. 1 представлена электрическая функциональная схема синхронного делителя частоты на 14; на фиг. 2— временные диаграммы, поясняющие его работу. !
Синхронный делитель частоты на 14 содержит первый 1, второй 2, третий
3 и четвертый 4 IK-триггеры, элемент
И 5, тактовую шину 6, шину 7 сброса.
Счетные входы всех IK-триггеров 1-4 соединены с тактовой шиной 6, а
R-входы с шиной 7 сброса. Прямой выход второго IK-триггера 2 соединен с первым входом элемента И 5 и с К-входом третьего IK-триггера 3, инверсный выход которого соединен с вторым входом элемента И 5 и с 1- н К-входами первого IK-триггера 1, прямой выход которого соединен с I- и К-входами второго IK-триггера 2, инверсный вход которого соединен с I-входом третьего IK-триггера 3 и с I- u
К-входами четвертого IK-триггера 4, инверсный выход которого соединен с третьим входом элемента И 5, выход которого образует выходную шину 8 переноса.
При такой схеме соединения элементов логические уравнения для I- u
К-входов IK-триггеров 1-4 и сигнала П переноса имеют вид
I, =Q, 1 =Я,; I =Q ; 1 =()
К -0)э Kz Я э Кэ Я,э К4 4
Работа синхронного делителя частоты на 14 íà IK-триггерах, определя1. емая логическими уравнениями для
I- и К-входов всех IK-триггеров 1-4 проходит в следующем порядке.
По сигналу "Сброс", поступающему в виде импульса по шине 7 сброса, 20 все 1К-триггеры 1-4 устанавливаются в исходное нулевое состояние, после чего состояния выходов равны (диагРаммы Q< Qg Оэ (4 при i = О):
25 01=0; 0 = О Я =О Я4=0 П = О, На основании логических уравнений для I- и К-входов всех IK-триггеров
1-4 предлагаемого устройства состояЗО ния и I- и К-входов будут следующими:
I,=Q,=1-, I,=Q,=0; I,=Q,=1; I,=QQ,=1
К,-Q 13 К =Q =О; К =Q =О; К=Q =1
Поскольку I K-триггер по последнему входному тактовому импульсу при
I=O и К=О не изменяет своего состоя40 ния, при I=1 и К=1 переключается в противоположное состояние, при I=1 и К=О переключается в состояние логической единицы, а при I=O и К=1 в состояние логического нуля, то по
45 первому тактовому импупьсу, поступившему по шине 6 после окончания действия сигнала "Сброс" по шине 7, первый 1, третий 3 и четвертый 4 IK-триггеры переключаются в состояние логи50 ческой единицы, а второй IK-триггер 2 не изменяет своего состояния (диаграммы при i=1). При этом состояния выходов
55 Q<=1; Q = 0; Q =1; Q = 1; П 0
Изменяются и состояния входов:
1 =03 1 =13 I =1 ? =1j
1368983
Q 0; Q,==0; Q,==О; Q.-0; П=Ц 6,6, o °
В результате, по второму тактовому пульсу устройство переходит в свое орое состояние, которое характериется следующими значениями выходов входов всех IK-триггеров 1-4 сигала переноса П на выходе элемента
5 (диаграммы при i=2):
15
В третьем такте (диаграммы при
=3) состояния выходов
Q 1 Q2 О» 0 О) Q4=0; II 0
Рассматривая и далее таким же обазом работу устройства, получают все стояния входов и выходов при всех i.25 и i = 12 и i = 13 удовлетворяется словие совпадения сигналов 02, 4
Поэтому сигнал переноса на выде элемента U 5 в эти:: тактах П = 1, его длительность С„ = 2 i, где Т вЂ” 30 ительность периода следования имльсов на шине 6.
По пятнадцатому тактовому импульсу е IK-триггеры 1-4 возвращают в ходное нулевое состояние:
35 о
Вкод
ЦЗ
5 6 7 89101112U!9
Фиг,2
К =0 К =1 К =О К =1.
2 Ъ ° 4
0,=11 0,=1; Ч,=1; ЯФ=О;
4, oOэ 2 ° 3 OOФ 4 009
К =О К =1 К =1 К =О П = О
2 Э 4
На этом заканчивается цикл работы синхронного делителя частоты на 14, далее его работа повторяется через каждые 14 тактовых импульсов.
Формула изобретения
Синхронный делитель частоты на 14, содержащий первый, второй, третий и четвертый IK-триггеры, С- и R-входы которых соединены соответственно с тактовой шиной и с шиной сброса, и элемент И, первый вход которого соединен с К-входом третьего IK-òðèããåра, инверсный выход которого подключен к второму входу элемента И, и с прямым выходом второго IK-триггера, инверсный выход которого соединен с
I-входом третьего IK-триггера, при этом I-входы первого, второго и четвертого IK-триггеров соединены с
К-входами соответствующих IК-триггеров, отличающийся тем, что, с целью повышения быстродействия, инверсный выход третьего IKтриггера соединен с К-входом первого
IK-триггера, прямой выход которого соединен с К-входом второго IK-триггера, инверсный выход которого соединен с К-входом четвертого IK-триггера, инверсный выход которого соединен с третьим входом элемента И.
