Оперативное запоминающее устройство с коррекцией ошибок

 

Изобретение относится к вычислительной технике и может быть использовано при создании в интегральном исполнении оперативнъ1х -запоминающих устройств со встроенной Sy55.j;-at: .;.. 4,v- коррекцией ошибок методом мажоритарного декодирования. Целью изобретения является повышение быстродействия и упрощение устройства. Устройство содержит основной и дополнительный накопители, блок кодирования, блок управления и поразрядные блоки мажоритарного декодирования, каждый из которых состоит из элемента четности .элемента нечетности и элемента коррекции ошибки, включающего четыре транзистора, два источника тока и четыре резистора. В устройстве устранена задержка.преобразования однофазного сигнала в п рафазный на входе мажоритарного элемента путем построения поразрядных блоков декодирования на элементах четности, нечетности и коррекции ошибки. 2 ил. с О)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (51) y G 11 С 29!00, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4122368/24-24 (22) 22.09.86 (46) 29.02.88. Бюл. 1(- 8 (72) А.С.Березин,-В.И.Кимарский, 1().И.Кузовлев, Е.М.Онищенко, С.В.Сушко и И.В.Черняк (53) 681.327.6(088.8) (56) Электроника,1983, N 18, с. 59, рис. 1 °

Авторское свидетельство СССР

Ф 1073799, кл. G 11 С 29/00, 1984. (54) ОПЕРАТИВНОЕ ЗАПОМИНАКЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК (57) Изобретение относится к вычислительной технике и может быть использовано при создании в интегральном исполнении оперативййх запоминающих устройств со встроенной коррекцией ошибок методом мажоритарного декодирования. Целью изобретения является повышение быстродействия и упрощение устройства, Устройство содержит основной и дополнительный накопители, блок кодирования, блок управления и поразрядные блоки мажоритарного декодирования, каждый из которых состоит из элемента четности, .элемента нечетности и элемента коррекции ошибки, включающего четыре транзистора, два источника тока и четыре резистора. В устройстве устранена задержка,преобразования однофазного сигнала в парафазный на входе мажоритарного элемента путем построения поразрядных блоков декодирования на элементах четности, нечетности и коррекции ошибки. 2 ил.

1377917

Изобретение относится к вычислительной технике и может быть использовано при создании в интегральном исполнении оперативных запоминающих устройств со встроенной коррекцией ошибок методом мажоритарного декодирования, Целью изобретения является повышение быстродействия и упрощение уст- 10 ройства.

На фиг,l представлена структурная схема оперативного запоминающего устройства с коррекцией ошибок; на фиг.2 — пример кодирующей матрицы °

Устройство (фиг.l) содержит основной накопитель 1, блок 2 кодирования, дополнительный накопитель 3, блок 4 управления, информационные входы 5, управляющие входы 6, информационные выходы 7, поразрядные блоки 8 мажоритарного декодирования, какдый из которых состоит из элементов нечетности 9 и четности 10, пер25 вого lip второго 12, третьего 13, четвертого 14 транзисторов, первого

15, второго 16 источников тока, первого 17, второго 18, третьего 19, четвертого 20 резисторов и входа источника 21 опорного напряжения.

Транзисторы 11-14, источники 15, 16 тока, резисторы 17-20 образуют элемент 22 коррекции ошибки. ! 35

Устройство содержит, кроме того, и шину 23 питания.

Устройство работает следующим образом, В режиме записи по входному ин- 40 формационному слову (ДО-Д8) блок 2 кодирования в соответствии с уравнениями кодирующей матрицы (фиг.2) формирует контрольные разряды (01-С5) которые запоминаются в дополнительном накопителе 3 адресные входы основного 1 и дополнительного 3 накопителей на фиг.l не показаны).

В режиме считывания информационные и контрольные разряды слова из соответственно основного 1 и дополнительного 3 накопителей поступают в поразрядные блоки 8 — 8,мажоритарного декодирования, число которых равно числу разрядов входного информационного слова.

В запоминающих устройствах, использующих коррекцию ошибок по методу мажоритарного декодирования, задержка, вносимая операцией коррекции, складывается из задержки срабатывания мнаговходовых элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, каждый из которых обеспечивает восстановление одного из информационных разрядов, и задержки срабатывания мажоритарного элемента.

При реализации схем кодирования и коррекции ошибки в базисе ЭСЛ-схем наиболее эффективным с точки зрения быстродействия и аппаратурных затрат является построение элементов ИС=

КЛЮЧАЮЩЕЕ йЛИ на двухступенчатых

ЭСЛ-элементах. Однако одним из недостатков таких элементов является их однофазный выход, т.е, в мажоритарном

ЭСЛ-элементе, принимающем сигналы с выходов двух элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ, необходимым является использо-.. вание переключателя тока, преобразующего однофазные сигналы в парафазные, что снижает быстродействие мажоритарно ного элемента и блока коррекции в целом. Поэтому для исключения подобной задержки блоки 8, и 8> мажоритарного декодирования строятся на элементах нечеткости 9, четности 10, реализованных на переключателях тока, а вместо мажоритарного элемента используется трехвходовый лоГический элемент 22, условно названный элементом коррекции ошибки.

Когда логические уровни сигналов на выходах элементов 9 и 10 одного из блоков 8 мажоритарного декодирования равны, т.е. при восстановлении информационного разряда по двум строкам кодирующей матрицы получены противоположные результаты, сигнал с выхода основного накопителя 1 поступает на выход 7 устройства без изменения. При этом переключение транзисторов 13 и 14 выполняется заранее до установки конечных уровней сигналов на выходах элементов нечетности 9 и четности 10.

Если уровни сигналов на выходах элементов нечетности 9 и четности 10 не совпадают, то сигнал с выхода элемента 10 четности поступает на выход

7 устройства независимо от уровня сигнала с выхода основного накопителя 1. Это достигается таким подбором номиналов компонентов элемента 22 коррекции ошибки, что падение напряжения от источника 16 тока на резисторах

l7 и 18 составляет половину от диапа зона сигналов на выходах элементов

1377917 нечетности 9 и четности 10. Следовательно, в предлагаемом устройстве осуществляется коррекция однократных ошибок по методу мажоритарного деко5 дирования.

Формула изобретения

Оперативное запоминающее устройство с коррекцией ошибок, содержащее 1ð основной накопитель, информационные входы которого являются одноименными входами устройства и соединены с входами блока кодирования, выходы которого подключены к информационным вхо-15 дам дополнительного накопителя, управляющйй вход которого соединен с управляющим входом основного накопителя и с выходом блока управления, входы которого являются управляющими gp входами устройства, о т л и ч а ю— щ е е с я тем, что, с целью повышения быстродействия и упрощения уст-. ройства, в него введены поразрядные блоки мажоритарного декодирования, 25 каждый-из которых состоит из элемента четности, элемента нечетности и элемента коррекции ошибки, включающего два источника тока, четыре транзистора и четыре резистора, причем входы элементов четности и нечетности соединены с выходами основного и дополнительного накопителей в соответствии с кодирующей матрицей, а в каждом поразрядном блоке мажоритарного декодирования выход элемента нечетности соединен с одним выводом первого резистора, другой вывод которого подключен к базе первого тран» зистора и к коллектору третьего транзистора, выход элемента четности соединен с одним выводом второго резистора, другой вывод которого подключен к базе второго транзистора и к коллектору четвертого транзистора, эмиттеры третьего и четвертого транзисторов соединены с одним BbfBoдом второго источника тока, другой вывод которого подключен к общей шине устройства, эмиттеры первого и второго транзисторов соединены с одчим выводом первого источника тока, другой вывод которого подключен к общей шине устройства, коллектор первого транзистора является соответствующим информационным выходом устройства и соединен с одним выводом третьего резистора, другой вывод которого подключен к шине питания, коллектор второго транзистора соединен с одним выводом четвертого резистора, другой вывод. которого подключен к шине питания, база четвертого транзистора соединена с шиной источника опорного напряжения, а база третьего транзистора подключена к соответствующему выходу основного накопителя.

l 37791 7

Составитель О.Исаев

Техред И.Попович Корректор С.Шекмар

Редактор Н.Слободяник

880/49 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035„ Москва, Ж-35, Раушская наб., д. 4/5

Заказ

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4