Устройство для обнаружения и коррекции ошибок

 

Изобретение относится к области вычислительной техники, а именно к запоминающим устройствам, и может быть применено для коррекции ошибок в каналах передачи блоков информации из накопителей на магнитных лентах, дисках,в частности для исправления пакетов ошибок при считывании информа ции из запоминаюпщх устройств на цилиндр ическргх магнитных доменах. Целью изобретения является повьшение

СОЮЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1

1191 1111 (5ll 4 GC 29 QQ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕНКЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4119632/24-24 (22) 30.06.86 (46) 07.02.88.Бюл. Ф 5 (71) Московский энергетический институт (72) И,Н.Андреева, Г.А.Бородин и И,В.Василькевич (53) 68 1.327(088 8) (56) Хетагуров Я.А., Руднев IO.(1.

Повышение надежности запоминающих устройств методами избыточного коди— рования. Г1.: Энергия, 1974. с. 76.

Зарубежная радиоэлектроника, 1985, hy 7, с. 11, риисс. (54) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ И КОРРЕКЦИИ ОШИГ>ОК (57) 11з обретение относится к области вычислительной техники, а именно к запоминающим устройствам, и может быть применено для коррекции ошибок в аналах передачи блоков информации и накопителей на магнитных лентах, лисках,в частности для исправления гакетов ошибок при считывании информа ции из запоминающих устройств на ци.линдрических магнитных доменах. Целью изобретения является повышение

13723 точности обнаружения и коррекции ошибок путем применения кода Файра. Устройство содержит буферный блок 1 памяти,два блока 2 и 3 памяти ошибочv6tx байтов, с первого по третий коммутаторы 4-6, группу элементов И 7, формирователи 8 четности, первый 9 и второй 10 элементы ИЛИ, блок 11 обнаружения ошибок, блок 12 памяти адресов ошибок, формирователь 13 импульсов, блок 14 выбора адреса, формирователь 15 сигналов обращения, счетчик 16, регистр 17 сдвига, преобразователь 18 последовательного кода в параллельный, генератор 30 так товых импульсов, элемент НЕ 3 1, элемент И 32 и триггер 33. На вход 20 устройства поступает сигнал начальной установки, на вход 24 — блок информации в последовательном коде, сопровождаемый тактовыми сигналами

67 на входе 19. Преобразователь 18 преобразует код информации в параллельный код по восемь бит, поступающий на входы блока 1. Тактовые сигналы со входа 19 обеспечивают прием информации в блок 11, предназначенный для обработки блоков информации по

1024 информационных бита и восемнадцати проверочных разрядов. В блоке 11 используется код Файра, описываемый многочленом (Х + 1)(Х +Х+ 1)(Х +Х+ 1), Ю Ф

1 который позволяет исправить пакет ошибок длиной шесть бит и обнаружить пакет ошибок длиной до двенадцати бит, за счет чего повышается точность обнаружения ошибок. На выходы 27 и 26 блока 11 выводятся соответственно сигнал наличия ошибок и сигнал некорректируемой ошибки. При считывании выполняется коррекция ошибок при помощи формирователей 8 четности. 2 ил.

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть применено для коррекции ошибок в каналах передачи блоков информации в последовательном коде, например, при считывании информации иэ накопителей на магнитных лентах, дисках и, в частности, для исправления пакетов ошибок при считывании информации из заломи- 10 наюцих устройств на цилиндрических магнитных доменах.

Целью изобретения является повышение точности обнаружения и коррекции ошибок путем применения кода 15

Файра.

На фиг.1 представлена функциональная схема предлагаемого устройства, на фиг.2 — функциональная схема наиболее предпочтительного варианта выполнения блока обнаружения ошибок.

Предлагаемое устройство содержит (фиг.1) буферный блок 1 памяти, первый 2,и второй 3 блоки памяти ошибоч- ных байтов, с первого по третий ком25 мутаторы 4-6, группу элементов И 7, формирователи 8 четности, первый 9 и второй 10 элементы ИЛИ, блок 11 обнаружения ошибок, блок 12 памяти адресов ошибок, формирователь 13 импульсов, блок 14 выбора адреса, формирователь 15 сигналов обращения, счетчик 16, регистр 17 сдвига, преобразователь 18 последовательного кода в параллельный.

На фиг.1 обозначены тактовый вход 19, вход 20 начальной установки, адресные входы 21, вход 22 управления режимом работы, вход 23 обращения, информационный вход 24 устройства, вход 25 элемента И 9, контрольные входы 26 и 27 и информационные выходы 28 устройства, блок 29 запуска режима коррекции.

Устройство содержит также генератор 30 тактовых импульсов, элемент

НЕ 31, элемент И 32 и триггер 33.

Блок 11 обнаружения ошибок содержит (фиг.2) регистры 34-38, состоящие иэ D-триггеров 39 и формирователей 40 четности, счетчики 41-44, блоки 45 и 46 сравнения, элементы И 47-54 элементы НЕ 56-58, элементы ИЛИ

59 и 60, элементы ИЛИ-НЕ 61 и триггеры 62 и 63.

Блок 12 памяти адресов ошибок может быть выполнен в виде трех блоков постоянной памяти. волоки 2 и 3 памятй ошибочных байтов ь полнены одноразрядными.

3 1372367 4

Предлагаемое устройство работает следующим образом.

На вход 20 (фиг.2) поступает сигнал начальной установки. На вход 24 в последователь»»ом коде поступает блок информации, сопровождаемый тактовыми сигналами, поступающими на вход 19. Преобразователь 18 осуществляет преобразование последовательного 10 кода в параллельный, например, по восемь бит, которь»»» поступает на информационные входы блока 1. Счетчик

t6 обеспечивает счет тактовых импульсов, вследствие чего блоки 14 и 15 обеспечивают смену адресов и выработку сигналов обращения через каждые восемь тактов. Нл вход 22 в этот момент поступает сигнал записи. На выходе форм»»ровлте»»я 13 сигнал отсутствует, вследствие чего в блоки 2 и 3 по всем адресам записываются нули. Тактовые сигнллы с входа 10 через элемент ИЛИ 9 обеспечивают прием информации » б.»ок 11. 25

Блок 11 предназначен для обработки блоков информлц»»н по 1024 информационных битл и »осемнлдцати проверочных разря,»ов. Общая длина последовательности, вк:»ючая пустые разряды, 30 составляет 1155 бит. Используется код Файра, описываемый многочленом (Х +1)(Х +Х+ 1)(Х +Х+1), который позволяет исправить пакет ошибок длиной в шесть бит и обнаружить пакет ошибок длиной до двенадцати бит. По прошествии 1155 тлктов (1024, в»»лючая 18 проверочных) в блок 11 записывается 128 восьмирлэрядных слов, а на выходах 26 н 27 блока 11 будут контрольные сигналы, определяющие дальнейшую работу устройства.

Если на выходах 26 и 27 блока 11 нули, это ознлчает, что ошибки в считанном слове нет и информация из блока 1 может быть использована, для чего на вход 22 необходимо подать сигнал считывания, на вход 21 адрес интересующего числа, а на вход

23 — сигнал обращения. На выходах 28 через соответствующее время обращения 50 будет получена информация.

На выходах блока 11 26 и 27 имеется сигнал наличия ошибки (например, на выходе 27 блока 11) и сигнал некорректируемой ошибки (например, на выходе 26 блока 11) .В этом случае в принятой информации имеется ошибка разрядностью шесть-десять бит, и информация из блока 1 не .ожет быть использована, поскольку при данном коде ошибки не исправляются.

На выходах 26 и 27 блока 11 присутствует сигнал наличия ошибки и сигнал корректируемой ошибки. В этом случае необходимо исправить ошибку, -..е. определить адрес и синдром ошибки. Для этого вновь, но уже с более высокой частотой, с входа 25 запускается работа блока 11 без приема информации (поскольку вся коррекция может быть произведена в паузе между

1155 и 1156 тактовыми сигналами на входе 19). Это может быть выполнено, например, с помощью блока 29. Через двадцать шесть тактов от генератора 30 обеспечивается поиск синдрома, адреса и признака ошибки. Лдрес ошибки поступает в блок 12, синдром в нов следовательном коде поступает на элементы И 7 группы, сигнал признака ошибки поступает на формирователь 13, которь»й вырабатывает импульс. Один из выходов блока 12 стробируется так же, как ». блоки 5 и 6 сигналом от блока 13, а выходы, подключенные к эле— ментлм И 7, не стробируют:я, что обес. печивает поступление синдрома ошибки в тот разряд, с которого начинаются ошибки. Синдром в последовательном ко,Iе сопровождается тактовыми импульсами — сигналами из блока 11 в регистр

17, обеспечивая прием и сдвиг в регистре 17 синдрома в сторону старших разрядов, вследствие чего на выходлх регистра 17 будет синдром ошибки в параллельном коде. Импульс с выхода формирователя 13 должен быть выработан спустя время, необходимое для приема синдрома ошибки в регистр 17. Этот импульс, с одной стороны, обеспечивает стробирование части блока 12 и выдачу двух последовательных адресов, в которых произошли ошибки, на входы коммутаторов

5 и 6, которые в этом случае переключены на прием этих адресов. На информационные входы блоков 2 и 3 поступают единичные сигналы, а через элемент ИЛИ 10 от формирователя 13 поступает сигнал обращения, обеспечивая запись единицы по адресам, содержащим ошибки. После этого запись информации в устройство прекращается.

Непосредственное исправление ошибок

| при счить»вайии осуществляется следующим образом.

1372367

На вход 22 подается сигнал считывания, на входы 21 — адреса интересующих слов, а на вход 23 поступает сигнал обращения. Информация из блока 1

5 через формирователи 8 поступает на вь|ход 28. Если обращение осуществляется к одному из двух слов, содержащему ошибки, то с соответствующего блока 2 или 3 считывается единица (признак ошибки), которая стробирует коммутатор 4, и из регистра 17 соответствующий байт (синдром ошибки) поступает на другие входы формирователей 8, исправляя ошибки в соответствующих разрядах.

Таким образом, обеспечивается коррекция информации при использовании кода Файра.

Ф о р м у л а и з о б р е т е н и я

Устройство для обнаружения и коррекции ошибок, содержащее буферный блок памяти, блок обнаружения ошибок, 25 блок памяти адресов ошибок, первый коммутатор, формирователи четности, выходы которых являются информационными выходами устройства, причем группы выходов блока обнаружения ошибок соединены с адресными входами блока памяти адресов ошибок, выходы первого коммутатора подключены к одним из входов формирователей четности, другие входы которых соединены с выходами буферного блока памяти, вход записи/чтения которого является входом управления режима и работы устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения точности обнаружения и коррекции ошибок путем применения кода Файра, в него введены второй и третий коммутаторы, блок выбора адреса, формирователь импульсов, регистр сдвига, 45 счетчик „группа элементов И, формирователь сигналов обращения, первый и второй блоки памяти ошибочных байтов, первый и второй элементы ИЛИ, триггер, генератор тактовых импульсов, элемент НЕ, элемент И и преобра- 50 зователь последовательного кода в параллельный, выходы которого подключены к информационным входам буферного блока памяти, адресные входы которого и одни из информационных 55 входов второго и третьего коммутаторов соединены с выходами блока выбора адреса, одни из адресных входов которого подключены к выходам счетчика и одним из тактовых входов формирователя сигналов обращения, выход ко торого соединен с первым входом второго элемента ИЛИ и входом обращения буферного блока памяти, вход зали" си/чтения которого подключен к входам записи/чтения блока выбора адреса, формирователя сигналов обращения, первого и второго блоков памяти ошибочных байтов, первый выход блока обнаружения ошибок соединен с входом формирователя импульсов, выход которого подключен к входу стробирования блока памяти адресов ошибок, входам управления второго и третьего коммутаторов, второму входу второго элемента ИЛИ и информационным входам первого и второго блоков памяти ошибочных байтов, адресные входы которых соединены соответственно с выходами второго и третьего коммутаторов, другие информационные входы которых подключены соответственно к выходам первой и второй групп блока памяти, адресов ошибок, выходы третьей группы которого соединены с первыми входами элементов И группы, выходы которых подключены к информационным входам регистра сдвига, выходы первой и второй групп которого соединены с информационными входами первого коммутатора, первый и второй управляющие входы которого подключены соответственно к выходам первого и второго блоков памяти ошибочных байтов, входы обращения которых соединены с выходом второго элемента ИЛИ, вторые входы элементов И группы подключены к второму выходу блока обнаружения ошибок, выходы с третьего по пятый которого соединены соответственно с тактовым входом регистра сдвига, с входом синхронной установки в "1" триггера, входом элемента НЕ и с входом запуска генератора тактовых импульсов, выход которого подключен к первому входу элемента И и входу синхронизации триггера, вход синхронной установки в 0 и прямой выход которого соединены соответственно с выходом элемента НЕ и вторым входом элемента И, выход которого соединен с первым входом первого элемента ИЛИ, выход которого подключен к тактовому входу блока обнаружения огпибок, информационный вход которого и информационный вход преобразователя последова) 372367 тельного кода в параллельный объединены и являются информационным входом устройства, счетный вход счетчика, другой тактовый вход формирова5 теля сигналов обращения, тактовый вход блока выбора адресов и преобраэователя последовательного кода в параллельный и второй вход первого эле4 мента ИЛИ объединены и являются так- g товым входом устройства, установочные входы счетчика блока выбора адресов, блока обнаружения ошибок и регистра сдвига объединены и являются входом начальной установки устройства. адресными входами которого являютсяя друг ие адресные входы блока выбора адресов, вход запуск а формирова теля с иг н алов обращения является входом обращения устройства.