Устройство для защиты информации в блоках памяти при отключении питания

 

Изобретение относится .к цифровой технике и может быть использовано для защиты информации в запоминающих устройствах без разрушения информации . Целью изобретения является повышение надежности устройства. Для этого в устройство, содержащее резервный источник 1 питания, источник 3 опорного напряжения, делитель 2 напряжения, компаратор 4, переклю- ;чатель 9 источников питания и злемент И 11, дополнительно введены, триггер 10, инвертирующий усилитель 5 и конденсатор 8, При наличии основного питания переключатель 9 подключает его на выход питания памяти.Сигналы с выходов делителя 2 и источника 3 поступают на компаратор 4 и устанавливают его в положение, обеспечивающее на выходе т триггера 10 сигнал разрешения прохождения сигналов обращения к памяти через элемент И 11, При исчезновении основного питания переключатель 9 подключает резервный источник I питания к выходу питания памяти устройства. Одновременно компаратор 4 устанавливает триггер 10, запитанный от источника 1 , в состояние, запрещающее прохождение сигналов обращения через элемент И II. Инвертирующий усилитель 5, конденсатор 8 и триггер 10 позволяют устранить влияние неопределенности выходного сигнала компаратора 4 при плавном исчезновении основного питания, что повышает надежность устройства. 2 ил. с $8 (Л со о 00 ел фиг.1 ffi

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (И) (51) 4 G 11 С

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

®/ 1 )дт ) 11,,)

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4099994/24-24

22) 28 ° 05.86 (46) 15.02.88.Бюл. М 6 (72 ) О.О. Попов, А. В. Понкрашев и В, 0, Солодкин (53) 681. 327. 6 (088. 8) (5e) Авторское свидетельство СССР

М 955211; кл. G 11 С 29/00, 1982.

Ланцон А.JI., Знорыкин Л.Н., Осипов И.Ф. Цифровые устройства на комплиментарных МДП интегральных схемах. M. Радио и связь, 1983 с. 150, .рис.4.23. (54) УСТРОЙСТВО ДЛЯ ЗАЩИТЫ ИНФОРМАЦИИ 8 БЛОКАХ ПАМЯТИ ПРИ ОТЮ1ЮЧЕНИИ

ПИТАНИЯ (57) Изобретение относится к цифровой технике и может быть использовано для защиты информации в запоминающих устройствах без разрушения информации. Белью изобретения является повышение надежности устройства.

Дпя этого н устройство, содержащее резервный источник 1 питания, источник 3 опорного напряжения, делитель

2 напряжения, компаратор 4, переклю,чатель 9 источников питания и эле мент И 11, дополнительно внедены. триггер 10, инвертирующий усилитель

5 и конденсатор 8. При наличии основного питания переключатель 9 подключает его на выход питания памяти.Сигнапы с выходов делителя 2 и источника 3 поступают на компаратор 4 и устанавливают его в положение, обеспечивающее на выходе т триггера 10 сигнал разрешения прохождения сигналов обращения к памяти через элемент И 11. При исчезновении основного питания переключатель 9 подключает резервный источник питания к выходу питания памяти устройства. Одновременно компаратор 4 устанавливает триггер 10, эапитанный от источника 1, в состояние, запрещающее прохождение сигналов обращения через элемент И 1!. Инвертирующий усилитель

5, конденсатор 8 и триггер 10 позволяют устранить влияние неопределенности выходного сигнала компаратора

4 при плавном исчезнонении основного питания, что повышает надежность устройства. 2 ил.

i 1 1374285

Изобретение относится к цифровой технике и может быть использовано для защиты информации в запоминающих устройствах при отключении питания.

Цель изобретения - повышение надежности устройства.

На фиг. l изображена структурная схема предлагаемого устройства; на фиг ° 2 - временные диаграмма работы устройства, Устройство содержит резервный источник I питания, делитель 2 напряжения, источник 3 опорного напряжения, компаратор 4, инвертирующий усилитель 5, включающий резистор 6 и транзистор 7, накопительный элемент на конденсаторе 8, переключатель 9 источников питания, триггер 10, элемент И 11, вход 12 сигнала разреше- Zp ния обращения к памяти, вход 13 основного источника питания и блок 14 памяти (объект управления).

В качестве компаратора 4 может быть использована микросхема К554САЗ 25 в типовом включении. Делитель 2 напряжения выполняется как резистивный делитель, источник 3 опорного напряжения - как параметрический стабилизатор, а переключатель 9 источников 3Q питания - по типовой схеме.

В статическом состоянии величина сигнала на выходе делителя 2 напряжения U превышает величину сигнала на выходе источника 3 опорного напря- 35 жения U „ (фиг.2a), при этом на выходе компаратора (фиг.26) присутствует низкий логический уровень, транзистор 7 закрыт, конденсатор 8 заряжен до уровня сигнала на выходе ос- 4р новного источника питания U „ „ на установочном входе триггера присутствует высокий логический уровень (фиг.2в), а на сбросовом входе триггера 10 - низкий логическии уровень 45

На выходе триггера 10 (фиг.2г) присутствует высокий логический уровень, открывающий элемент И 1. Сигнал разрешения обращения к памяти проходит со входа 12 через элемент И 11 на вход разрешения обращения блока 14 памяти (фиг.2д) ° Питание блока 14 памяти производится через переключатель 9 источников питания от основного источника питания.

При отключении основного источника питания уровень U«„ сигнала на входе 13 подключения основного источника питания начинает убывать (фиг.

2а). В момент t когда величина

19 сигнала на выходе делителя 2 напряжения U> становится, равной величине сигнала на выходе источника 3 опорного напряжения Б„о„, на выходе компаратора 4 формируется сигнал высокого логического уровня, который поступает на сбросовый вход триггера 10 и на базу транзистора 7 (фиг. 26).При этом транзистор 7 открывается, конденсатор 8 разряжается, и на установочном входе триггера 10 устанавлива. ется низкий логический уровень (фиг.2в) ° В результате этого на выходе триггера 10 устанавливается низкий логический уровень, который поступает на вход элемента И 11 и блокирует прохождение на выход его сигнала разрешения обращения к памяти (фиг. 2 г,д). На входе элемента

И 11 устанавливается логический уровень, запрещающий доступ к ячейкам памяти блока 14 памяти (фиг.2д). При повторных срабатываниях компаратора 4 сигнал с его выхода, поступающий на сбросовый вход триггера 10, лишь подтверждает состояние триггера IO.

Одновременно переключатель 9 источников питания переключает питание блока памяти на резервный источник питания.

При подключении основного источс ника питания уровень сигнала на входе 13 подключения основного источника питания U,„âîýðàñòàåò (фиг.2а)

В момент 1, когда уровень сигнала на выходе делителя 2 напряжения U> превысит уровень сигнала на выходе источника 3 опорного напряжения U«„ компаратор 4 формирует низкий логический уровень, поступающий на сбросовый вход триггера 10 и на базу транзистора 7 (фиг.26). Транзистор

7 закрывается. Конденсатор 8 заряжается от основного источника питания через резистор 6. Время заряда определяется величинами емкости конденсатора 8 и сопротивления резистора 6.

Когда уровень сигнала на первом выводе конденсатора 8 превысит напряжение срабатывания триггера 10 (т.е. в момент t ), на выходе триггера 10 устанавливается высокий логический уровень, поступающий на первый вход элемента И 11 и разрешающий прохождение на его выход сигнала раэ13 74285

9 иг.2 решения обращения к памяти (фиг ° 2г, д) °

Одновременно переключатель 9 источников питания переключает питание запоминающего устройства на основной источник питания..

Как видно из фиг.2 в,г, разрешающий сигнал на первом входе элемента

И 11 появляется с задержкой t,1 относительно момента срабатывания компаратора 4, что обеспечивает защиту от возможности прохождения через элемент И 11 ложных сигналов в течение переходного процесса, Формула из о бр ет ения

Устройство для защиты информации в блоках памяти при отключении питания, содержащее переключатель источников питания, первый вход которого является входом питания устройства и подключен к входам делителя напряжения и источника опорного напряжения, выходы которых подключены к входам компаратора, второй вход переключателя источников питания подключен к выходу резервного источника питания и входу питания элемента

И, первый вход и выход которого являются соответственно входом и выхо5 дом сигнала разрешения обращения к памяти устройства, выход переключателя питания является выходом питания памяти устройства, о т л и ч а ющ е е с я тем, что, с целью повышения надежности, оно содержит инвертирующий усилитель, накопительный элемент на конденсаторе и триггер,выход и вход питания которого подключены соответственно к второму входу элемента И и выходу резервного источника питания, вход сброса триггера подключен к выходу компаратора и входу инвертирующего усилителя, выход которого подключен к установочному входу триггера и первой обкладке конденсатора, вторая обкладка которого подключена к общей шине устройства, входы питания компаратора

25 и инвертирующего усилителя подключены к первому входу переключателя источников питания.