Постоянное запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано в постоянных запоминающих устройствах. Цель изобретения - повышение быстродействия устройства. Поставленная цель достигается введением в устройство мирователя 5 сигнала смены адреса разряда , пар декодирующих элементов 17, 18, двух парафазных ключевых элементов на МДП-транзисторах 26-29, стробируемого элемента связи 30, элемента 25 компенсации токов утечки, первого элемента развязки 31 и второй группы элементов развязки 21, 22, второй группы элементов развязки 23, 24, третьего элемента нагрузки 41, генератора импульсов 10, формирователя 1 1 высоковольтного сигнала смещения с соответствующими связя- .ми. Введение в устройство перечисленных элементов позволяет разбигь накопитель 1 на несколько частей и проводить считывание информации отдельно из каждой части . В результате паразитная емкость щин может быть уменьп ена, а быстродействие увеличено. 7 ил. ffi (Л t/cc« 00 00 00 ;о СП 878869 SO 91 Фиг. f

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1388950 А1

4 с !1 с Г7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ х>

"о ((( х(Хп ((((— Уо

Уо, Ч(- У((!

7и

У((Уме (Уп

9((75 m 7779

78 дО

Фиг. 1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4058750/24-24 (22) 24.04.86 (46) 15.04.88. Бюл. № 14 (72) Л. Н Лисица, С. Г. Мерхалев, В. П, Сидоренко и А. Г. Солод (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР № 841047, кл. G 11 С 17/00, 1979.

Авторское свидетельство СССР № 1156139, кл. G ll С 17/00, 1983. (54) ПОСТОЯННОЕ ЗАПОМИНАЮШЕЕ

УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в постоянных запоминающих устройствах.

Цель изобретения — повышение быстродействия устройства. Поставленная цель достигается введением в устройство формирователя 5 сигнала смены адреса разряда, пар декодирующих элементов 17, 18, двух парафазных ключевых элементов на

МДП-транзисторах 26 — 29, стробируемого элемента связи 30, элемента 25 компенсации токов утечки, первого элемента развязки 31 и второй группы элементов развязки 21, 22, второй группы элементов развязки 23, 24, третьего элемента нагрузки 41, генератора импульсов 10, формирователя 11 высоковольтного сигнала смещения с соответствующими связями. Введение в устройство перечисленных элементов позволяет разбигь накопитель 1 на несколько частей и проводить считывание информации отдельно из каждой части. В результате паразитная емкость шин может быть уменьшена, а быстродействие увеличено. 7 ил.

1388950

Изобретение относится к вычислительной технике, в частности к полу проводникоВым постоянным запоминающим устройствам (ПЗУ) .

Цель изобретения — повышение быстродействия устройства.

На фиг. 1 и 2 представлена функциональная схема 11ЗУ; на фиг. 3 — временная диаграмма устройства; на фиг. 4— схема формирования сигнала смены адреса; на фиг. 5 — схема второго предварительного усилителя; на фиг. 6 — схема формирования строб-сигнала; на фиг. 7 схема первого дифференциального усилителя.

Устройство содержит матричный накопитель 1, столбец эталонных элементов 2 памяти, дешифратор 3 слов, формирователь 4 сигнала смены адреса слова, формирователь 5 сигнала смены адреса разряда, второй формирователь 6 тактового сигнала, первый формирователь 7 тактового сигнала, формирователь 8 строб-сигнала, формирователь 9 сброса, генератор 10 импульсов, формирователь 11 высоковольтного сигнала смещения, выполненный HH трех МДП-транзисторах 12 — 14, первую группу элементов !5 развязки, тактируемые усилители 16, пары первых 17 и вторых 18 декодируюгцих элементов, первую группу элементов 19 разряда, первую группу элементов 20 предзаряда, вторую группу элементов развязки, первая часть которых — элементы 21, а последняя часть— элементы 22, вторую группу элементов разряда, первая часть которых — элементы

23, а последняя часть — элементы 24, элемент 25 компенсации токов утечки, первый парафазный ключевой элемент, выполненный на МДП-транзисторах 26 и 27, второй парафазный ключевой элемент, выполненный на МДП-транзисторах 28 и 29, стробируемый элемент 30 связи, четыре элемента 31 — 34 развязки, четыре элемента разряда 35 — 38, три элемента 39 — 41 нагрузки, элемент 42 предзаряда, мультиплексоры, первый из которых — 43, последний — 44, дешифраторы разряда, первый из которых — 45, последний — — 46, дифференциальные усилители, первый из которых — 47, а последний — 48, дешифратор выбора дифференциального усилителя

49, стробируемые источники тока, каждый из которых выполнен на двух МДП-транзисторах, причем первый источник тока выполнен на МДП-транзисторах 50 и 51, а последний — на МДП-транзисторах 52 и 53, вторую группу элементов предзаряда, первый из которых — — элемент 54, последний элемент 55, группу коммутаторов 56 — 59, первый предварительный усилитель 60, выполненный на четырех МДП-транзисторах

61 — 64, второй предварительный усилитель 65, первый инвертор, выполненный на двух МДП-транзисторах бб и 67, вто5

2.0 5 о

2 рой инвертор, выполненный на двух МДПтранзисторах 68 и 69, третий инвертор, выполненный на ЧДП-транзисторах 70 и 71, элемент 72 задержки, пятый элемент 73 разряда, выходной усилитель 74, шины взаимосвязи на фиг. 1 и 2 — 75 — 91.

Предлагаемое устройство является ПЗУ

«масочного» типа, программируемым фотошаблоном в процессе изготовления. Запись информации в матричный накопитель 1 осуществляется на одной из фотолитографической операции при использовании сменного фотошаблона, изготовленного в соответствии с исходными данными заказа.

При записи единицы в запоминающий элемент, которым является МДП-транзистор, под его затвором выращивается толстый окисел, при записи нуля — тонкий окисел. Для считывания информации, записанной в ПЗУ, на входы устройства подаются определенные комбинации адресных сигналов. Каждому транзистору матричного накопителя соответствует своя комбинация адресных сигналов. Входы устройства — это адресные входы формирователей сигнала смены адреса 4 и 5. Входы устройства разделены на две группы. На первую группу входов поступают адресные сигналы

X(l, Xll,..., Х„, Х„, на вторую группу входов поступают адресные сигналы Уо, Уц,..., У„, У..

Первая группа входов — это входы формирователя сигнала смены адреса 4. Первая группа входов, кроме первых двух входов, на которые поступают адресные сигналы Хо, Хо, соединена с входами дешифратора 3 слов. Первые два входа первой группы входов устройства соединены с затворами МДП-транзисторов соответственно первых 16 и вторых 17 декодирующих элементов.

Вторая группа входов — это адресные входы формирователя 5 сигнала смены адреса. Входы формирователя 5 разделены на три группы. На первую и вторую группы входов поступают адресные сигналы Yll, То,..., Y-, Y«, на третью группу сигналы У«, ь Y«+l,..., Y„, 7., причем на первую и вторую группы входов поступают (к+1) пар прямых и инверсных адресных сигналов, а на третью группу входов—

m пар прямых и инверсных адресных сигналов. Первая и вторая группы входов соединены соответственно с входами коммутации мультиплексора 43 и с входами коммутации мультиплексоров группы, последний из которых мультиплексор 44. Первая группа входов соединена с входами дешифратора 45 разрядов и с входами деш ифраторов разрядов группы, последний из которых дешифратор 46. Третья группа входов соединена с входами дешифратора выбора дифференциального усилителя 49.

Шина питания устройства подключается к источнику напряжения питания 5 В, шина

1388950 опорного потенциала — к источнику опорного напряжения 3, 2 В, шина напряжения смещения, подключаемая к источнику напряжения смещения 2,0 В, — шина нулевого потенциала.

Прежде чем описать принцип работы

ПЗУ, т. е. считывание информации из него, необходимо рассмотреть внутреннюю систему тактовых сигналов ПЗУ, позволяющих построить отдельные периферийные схемы 10 устройства по динамическому принципу, обеспечивая этим высокое быстродействие при минимальной потребляемой мощности, несмотря на чисто статический режим работы ПЗУ, не требующий внешних специальных запускающих сигналов. Предлагается следующая система внутренних тактовых сигналов (фиг. 3): вспомогательные сигналы «Смена адресного сигнала» С и С>, короткий тактовый сигнал Т>, тактовый сигнал Т, сигнал сброса R, строб-сигнал 20

T„. Формирование этих сигналов осуществляется соответствующими функциональными узлами 4 — 9, п р едва р ител ьны м усилителем

65, инвертором, выполненным на МДП-транзисторах 70, 71 и элементами 25 — 30.

Входные адресные сигналы поступают на входы формирователей сигналов смены адреса 4 и 5, которые обеспечивают формирование на своих выходах соответственно сигналов смены адреса С и С при изменении соответственно хотя бы одного адресного сигнала. Считывание информации из матрицы производится по последней смене адресного сигнала. Введение формирователя 5 уменьшает выходную емкость формирователя сигнала смены адреса в два раза.

Из-за большого количества ключевых транзисторов, большой их величины и большой протяженности выходной шины, объединяющей стоковые области ключевых транзисторов выходного усилителя формирователя сигнала смены адреса емкость на его выходе равна 1,5 пФ при условии вы- 40 полнения формирователя в виде единого функционального узла. Разделение такого узла на два формирователя 4 и 5 позволяет получить емкость их выходов и07 пФ, что уменьшает длительность 92 (фиг. 3) отрицательного импульса Ci (С ) и увеличивает крутизну его переднего и заднего фронтов. Введение третьего инвертора на МДП-транзисторах 70 и 71, на вход которого ноступает сигнал Т. с выхода формирователя 8, и связи его выхода с дополнительными входами формирователей 4 и 5 (фиг. 4, затвор транзистора 93) позволяет увеличить крутизну заднего фронта отрицательного импульса Ci (С ), не уменьшая крутизну его переднего фронта, так как третий инвертор 55 формирует на своем выходе положительный потенциал при условии, если на его входе сигнал Т.. представляет нулевой по4 тенциал и открывает МДП-транзистор 93, подключающий дополнительную нагрузку к выходу формирователя сигнала смены адреса и ускоряющий процесс заряда его выходной емкости. Сигналы С и Ci поступают на входы второго предварительного усилителя 65 (фиг. 5), представляющего собой элемент И-НЕ. При появлении на одном из входов усилителя 65 отрицательного импульса С (C ) на его выходе формируется усиленный положительный импульс, поступающий на входы формирователей 6 и 9.

В исходном состоянии (на фиг. 3, момент времени 94), представляющем конец предыдущего рабочего цикла, на выходе формирователей 4 и 5 сигналов С и С, на выходе формирователя 8 строб-сигнала T„, формирователя 9 сброса — положительный потенциал, а на выходе второго формирователя 6 тактового сигнала T., выходе первого формирователя 7 тактового сигнала Т и на выходе второго предварительного усилителя 65 — нулевой потенциал. При этом положительный потенциал с выхода формирователя 9 производит заряд до положительного потенциала U-.-—

U„, (где U,=1,2 В пороговое напряжение МДП-транзистора индуцированного типа). через транзисторы 20 разрядных шин матричного накопителя 1, столбца 2, через транзистор 42 стоковых областей всех транзисторов элементов развязки второй группы, а также стоковой области транзистора 31, затворов транзистора 35 и всех транзисторов элементов разряда второй группы, через транзисторы элементов предзаряда второй группы первых входов дифференциальных усилителей. Транзисторы 35, 38 и транзисторы элементов разряда первой и второй групп открываются. Через открытый транзистор 35 производится обнуление затвора транзистора 31, через транзистор 38 — обнуление затворов транзисторов 50 и 52 всех стробируемых источников тока, а через открытые транзисторы элементов разряда второй группы производится обнуление выходов дешифраторов разрядов 45, 46 и связанных с ними затворов транзисторов элементов развязки второй группы. Кроме того, положительный потенциал сигнала сброса R производит через транзисторы 19 разряд словарных шин матричного накопителя 1 и эталонного столбца 2. В исходном состоянии, поскольку на выходе формирователя 8 сигнал ҄— положительный потенциал, на выходе первого инвертора (транзисторы 66 и 67) — нулевой потенциал, а на выходе второго инвертора (транзисторы 68, 69) — положительный потенциал, то транзисторы 34 и 36 открыты, а транзисторы 32 и 33 закрыты.

В результате объединенные общим первым (транзистор 39) и вторым (транзистор 40) 1388950

10

) нагрузочными элементами соответственно первые и вторые выходы дифференциальных усилителей отключены от первого предварительного усилителя 60, который хранит состояние, записанное в него в начале предыдущего рабочего цикла, и который соединен через транзистор 34 с входом выходного усилителя 74, который также сохраняет состояние, соответствующее предыдущему рабочему циклу. Так как в исходном состоянии на выходе формирователя 7 тактового сигнала Т нулевой потенциал, то затворы транзисторов 50 и 52 обнулены, а все стробируемые источники отключены.

При изменении адресного сигнала хотя бы на одном входе устройства (начало нового рабочего цикла — момент времени 92 на фиг. 3) на выходе формирователя 4 (5) формируется сигнал смены адреса С (С2). Усиленный и проинвертированный усилителем 65 сигнал смены адреса в виде положительного импульса поступает на входы формирователей 6 и 9.

Формирователь 6 формирует на своем выходе короткий с крутыми фронтами дополнительный тактовый сигнал Tv, амплитуда которого близка к величине напряжения питания. Сигнал Т> представляет собой инверсию сигнала С (С2). А формирователь 9 с помощью положительного импульса с выхода усилителя 65 доформирует имеющийся в исходном состоянии на его выходе положительный потенциал сигнала сброса до напряжений, близких к питанию, что позволяет в начале каждого нового рабочего цикла с помощью сигнала сброса дополнительно надежно провести процессы обнуления и предзаряда, описанные выше.

При этом непосредственная связь с выхода усилителя 65 на вход формирователя 9 введена минуя формирователь 6 с целью исключения задержек и ускорения дополнительных процессов обнуления и предзаряда. В соответствии с новой комбинацией адресных сигналов в начале рабочего цикла выбирается один из выходов дешифратора 3, на котором формируется положительный потенциал„близкий к питанию. Благодаря тому, что на затворы транзисторов 15 подается высоковольтное напряжение смещения .":."7,6 В, то положительный потенциал, равный 5 В, через открытый транзистор 15 индуцированного типа полностью передается с выхода дешифратора 3 на вход тактируемого усилителя 16, .оответствующего выбранному выходу, при этом его ускоряющая емкость предзаряжается до напряжения питания.

Высоковольтное напряжение смещения формируется следующим образом.

Генератор 10 работает в режиме автоколебаний, формируя на выходах (прямом и инверсном) прямоугольные импульсы, ам15

55 плитуда которых близка к 3 8 В с частотой 5 мГц. В тот момент времени, когда на прямом выходе генератора 10 нулевой потенциал, а на его инверсном выходе положительный потенциал, емкость 12 (конструктивно выполнена в виде МДП-тран зистора со встроенным порогом 3,5 В) предзаряжается до напряжения питания через открыть и транзистор 14 встроенного типа.

В следующий момент времени, когда на прямом выходе положительный потенциал

3,8 В, то с помощью конденсатора 12 на стоке и затворе транзистора 13 формируется положительное напряжение 8,8 В, а на

его истоке высоковольтное напряжение смещения 7,6 В. Транзистор 13 предназначен для односторонней-передачи напряжения на затворы транзисторов 15. На выходе формирователя 8, представленного на фиг. 6 и являющегося устройством порогового типа, устанавливается нулевой потенциал при поступлении на его первый вход положительного потенциала и устанавливается положительный потенциал только при поступлении на второй вход, который соединен с вертикальной шиной дополнительного накопителя такого нулевого потенциала, уровень которого ниже порогового уровня, определяемого входными элементами формирователя. Устройство подобного типа отличается высоким быстродействием и надежностью работы. Таким образом, положительный импульс Т, поступающий на первый вход формирователя 8, устанавливает на его выходе нулевой потенциал. С помощью него транзисторами 32 и 33 входы первого предварительного усилителя 60 подключаются к объединенным нагрузкам дифференциальных усилителей 39 и 40, истоковые области транзисторов 63 и 64 отключаются транзистором 36 от шины нулевого потенциала, а затвор транзистора 34 быстро обнуляется с помощью инвертора на транзисторах 68 и 69 и дополнительно с помощью транзистора 72. Быстрое обнуление затвора транзистора 34 позволяет, во-первых, быстро отключить значительную емкость входа выходного усилителя 74, равную 0 5 пФ, от стока и истока нагрузки 39, что способствует увеличению быстродействия процессов, происходящих в цепях дифференциальных усилителей 39 и 40, во-вторых, емкость входа выходного усилителя 74 не успевает изменить накопленный на ней потенциал в предыдущем рабочем цикле и в состоянии сохранить его в течение 40- — 50 нс (тот промежуток времени, когда сигнал Т равен нулевому потенциалу), поддерживая таким образом на выходе выходного усилителя 74 сохранение информации предыдущего рабочего цикла.

При нулевых сигналах Tv, Т. и сигнале с выхода предварительного усилителя 65, поступающих на первые и вторые входы

1388950

7 формирователей 7 и 9, на их выходах формируются положительный потенциал сигнала Т на выходе формирователя 7, причем амплитуда его близка к напряжению питания и нулевой потенциал сигнала сброса на выходе формирователя 9. Положительный потенциал сигнала Т поступает на тактовые входы тактируемых усилителей 16. В результате с помощью ускоряющей емкости на затворе усилительного транзистора выбранного тактируемого усилителя 16 (вход которого был предзаряжен до напряжения питания) формируется потенциал 10 В, и тактовый сигнал Т быстро с крутым фронтом без потери амплитуды сигнала передается через открытый первый 17 либо второй 18 декодирующий транзистор (в зависимости от выходной адресной комбинации) на затворы МДПтранзисторов накопителя 1 и столбца 2, подключаемых к выбранной строке. Декодирующие транзисторы 17 и 18 выполнены конструктивно в виде транзисторов индуцированного типа, порог которых 0 В. В результате при прохождении через них положительного потенциала с выхода тактируемого усилителя исключена потеря напряжения на них. Высоковольтное напряжение смещения, равное 7, 6 В, подаваемое на затворы транзисторов 15 индуцированного типа, обеспечивает одностороннюю передачу сигнала с выхода дешифратора 3 на вход усилителя 16, исключая обратную перекачку высоковольтного напряжения. В предлагаемой конструкции выработки сигнала на словарных шинах накопителя 1 в два раза уменьшено число тактируемых усилителей 16, в результате в два раза уменьшена емкость нагрузки на выходе формирователя сигнала 7, что позволяет значительно ускорить процесс выбора необходимой словарной шины, так как ускорился процесс выработки сигнала Т на выходе формирователя 7 и значительно круче стали

его фронты. Выбор строчной шины ускорен также благодаря формированию на затворах транзисторов 15 высоковольтного сигнала смещения, так как увеличилось напряжение предзаряда ускоряющих емкостей в тактируемых усилителях до напряжения питания. Кроме того, положительный потенциал сигнала Т открывает транзисторы 37 и 72, а с помощью транзистора 37 обнуляются затворы транзистора 35 и затворы транзисторов элементов разряда 23 и 24 второй группы.

Обработка матрицы 1 и выбор из нее информации производится следующим образом.

Матрица условно разбита вертикально на

2 частей. Из какой части матрицы 1 должно производиться считывание информации на выход устройства определяется информацией на выходах дешифратора 49.

8

Если входнои адресной комбинацией возбужден первый выход (на нем сформирован положительный потенциал) дешифратора 49, то производится считывание информации из первой части матрицы 1, если последний выход, то считывается информация из последней части матрицы 1. Выбор транзистора в каждой из частей матрицы производится с помощью дешифратора 3 слов по затвору соответствующим мультиплексором по стоку, а исток подключается к шине нулевого потенциала с помощью соответствующего дешифратора разрядов и элемента развязки из соответствующей части элементов развязки второй группы и третьего элемента разряда 37 в момент действия сигнала Т. Используемый в предлагаемом устройстве мультиплексор состоит из цепочек передающих вентилей на МДП-транзисторах и является одновременно демультиплексором, т. е. сигнал может быть подан на его выход и снят с избранного информационного входа. Предлагаемый способ выбора информации из матрицы накопителя ! позволяет сократить число передающих вентилей в каждой цепочке мультиплексора, в результате уменьшилась задержка информационного сигнала при передаче его от стока транзистора выбранного запоминающего элемента до первого входа дифференциального усилителя. Кроме того, ускорен процесс подключения истока транзисторы выбранного запоминающего элемента к шине нулевого потенциала. Исток подключается к стоковой области третьего элемента разряда 37, что осуществляется одним передающим вентилем на МДП-транзисторе, на затвор которого поступает положительный потенциал с возбужденного выхода дешифратора разрядов. Сигнал с возбужденного выхода дешифратора 49 поступает на затворы соответствующей пары коммутируемых транзисторов (для первого выхода дешифратора — транзисторы 56, 57, для последнего — транзисторы 58, 59), открывает эти транзисторы и подключает выходы выбранного дифференциального усилителя к объединенным нагрузочным транзисторам

39 и 40, выходы всех остальных дифференциальных усилителей оказываются отключенными соответствующими коммутаторами от транзисторов 39 и 40. Поскольку входы коммутации мультиплексоров запараллелены, а также запараллелены входы дешифраторов столбцов, то информация из выбранных запоминающих транзисторов всех частей матрицы 1 одновременно поступает на первые входы соответствующих дифференциальных усилителей. Однако считывается на выход устройства только информация из выбранного дешифратором 49 дифференциального усилителя. Работа дифференциальных усилителей рассмотрена на примере дифференциального усилителя 47 (фиг. 7). Пара коммутируемых транзисторов

1388950

56 и 57 обеспечивает выбор данного дифференциального усилителя на транзисторах

95 и 96. Транзисторы 95 и 96 с целью повышения быстродействия выполнены в виде транзисторов с высокой крутизной (они имеют нулевые пороги). Транзисторы 50 и

51 — стробируемый источник тока. Роль собственно источника тока выполняет транзистор Т 51, на его затвор подается напряжение 2 В. Транзистор Т 51 определяет величину токов, протекающих в ра6очем режиме через дифференциальный усилитель. Транзистор Т 51 — индуцированного типа и работает в пологой области характеристик, уровень задаваемого им тока определяется напряжением на его затворе и установлен из оптимального соотношения величин быстродействия и мощности предлагаемого устройства. Транзистор 50 подключает источник тока (транзистор 51) к общей истоковой области транзисторов 95 и 96 в тот момент, когда положительный потенциал на его затворе превысит его пороговое напряжение 1,2 В. На затвор транзистора 96 подается опорное напряжение 3,2 В. Затвор транзистора 95 — первый вход, а затвор транзистора 96 — второй вход дифференциального усилителя, который предназначен для усиления разности напряжений сигналов, поступающих на его входы, т. е. опорного напряжения и напряжения информационного сигнала со стоковой области транзстора выбранного запоминающего элемента накопителя l. В исходном состоянии, когда на выходе формирователя 9 положительный потенциал сигнала сброса, первый вход предзаряжается до напряжения 3,8 В через транзистор 54, а затвор транзистора 50 обнуляется транзистором 38. В результате истоковые области транзисторов 95 и 96 отключены от источника 51 тока, а в точках 97 и 98 устанавливается напряжение, близкое к питанию. Допустим, что после смены адреса с помощью дешифратора 49 открываются транзисторы 56 и 57, на выходе формирователя 7 формируется положительный потенциал сигнала Т. Благодаря тому, что введен элемент 72 задержки, осуществляющий задержку формирования положительного потенциала на затворе транзистора 50 при действии сигнала Т, то прежде чем к истоковой области транзисторов 95 и 96 подключится транзистор 51, на первом входе дифференциального усилителя в основном осуществлятся рабочие процессы, связанные со считыванием информации из накопителя 1.

Это направлено на повышение быстродействия дифференциального усилителя и надежности его работы, так как исключает возможные переходные процессы в плечах дифференциального усилителя, обратные рабочим процессам и исключает перекачку напряжения со стоковой области транзистора 95 на его затвор через емкость пере5

10 крытия сток — затвор транзистора 95 при обнулении первого входа, что замедлило бы процессы считывания нуля из накопителя.

После того как на затворе транзистора 50 сформируется положительный потенциал, в точках 97 и 98 установятся положительные потенциалы, причем уровень потенциала в точке 97 выше уровня потенциала в точке 98, если первый вход дифференциального усилителя обнулился при считывании нуля из запоминающего элемента накопителя 1, и произойдет обратный разбаланс плеч, если считывается единица из запоминающего элемента, так как при этом на первом входе дифференциального усилителя сохранится потенциал, равный 3,8 В.

При считывании информации из накопителя самый медленный процесс — это формирование положительного потенциала на первом входе дифференциального усилителя.

Этот процесс ускорен введением дополнительного транзистора предзаряда 54 со стороны входа дифференциального усилителя.

Поскольку на выходе формирователя 8 нулевой потенциал, то считанный из матрицы и усиленный дифференциальным усилителем сигнал через открытые транзисторы 32 и 33 поступает на входы первого предварительного усилителя 60, создавая на них разбаланс напряжений положительных потенциалов в соответствии с разбалансом плеч выбранного дифференциального усилителя. Таким образом, при положительном потенциале сигнала Т осуществляется считывание информации из накопителя 1 на входы первого предварительного усилителя 60. Кроме того, при действии сигнала Т с помощью транзистора 41 на затворе транзистора 31 формируется положительный потенциал, при этом вторая разрядная шина столбца 2 подключается к шине нулевого потенциала, а первая разрядная шина столбца 2 обнуляется с помощью выбранного транзистора этого накопителя, т. е. обнуляется второй вход формирователя 8. Конструкция транзисторов и разрядных шин эталонного столбца 2 аналогична конструкциям соответствующих элементов матричного накопителя 1. Поэтому время срабатывания матрицы 1 равно времени обнуления второго входа формирователя 8. В результате на выходе формирователя 8 формируется положительный потенциал сигнала Т„, который, поступая на второй и первый входы формирователей 7 и 9 сигналов Т и сброса, установит на их выходах нулевой и положительный потенциал соответственно. С целью ускорения процессов предзаряда и обнуления, осуществляемых в устройстве с помощью сигнала сброса, а также с целью обеспечения возможности сокращения рабочего цикла необходимо формировать положительный потенциал сигнала сброса с малым фронтом нарастания и амплитудой не

1388950

11 менее напряжения питания. Решение этих вопросов только с помощью формирователя 9 затруднено в связи с тем, что емкость на его выходе имеет величину в пределах 10 — 15 пФ. Поэтому введены элементы 26 — 30, которые с помощью положительного потенциала сигнала Т„осуществляют подкачку непосредственно выхода формирователя сигнала сброса. В момент формирования положительного потенциала сигнала Т„ транзисторами 26, 30 осу- 10 ществляется формирование положительного потенциала на затворе транзистора 28 и одновременно благодаря перекрытию переднего фронта сигнала T„ и заднего фронта сигнала Т с помощью транзисторов 26, 28, 29 и 30 осуществляется предзаряд ем- "5 кости перекрытия затвора с истоком транзистора 28, которая впоследствии выполняет роль ускоряющей емкости. Транзистор 30 — транзистор со встроенным порогом 3,5 В осуществляет одностороннюю передачу сигнала с истока транзистора 26 на затвор транзистора 28 в момент действия сигнала Т, поддерживает положительный потенциал на затворе транзистора 28 при длительном считывании (в статике) и запрещает передачу высоковольтного сиг- 25 нала с затвора транзистора 28 на исток транзистора 26. Транзисторы 26 и 28 — транзисторы с нулевым порогом, а транзисторы 27, 29 — индуцированного типа.

При формировании положительного потенциала сигнала сброса с помощью ускоряющей емкости осуществляется перекачка напряжения с выхода формирователя 9 на затвор транзистора 28, в результате на затворе транзистора 28 формируется напряжение, превышающее напряжение питания, и транзистор 28 активно помогает формированию положительного потенциала сигнала сброса.

Транзистор 27 осуществляет обнуление затвора транзистора 28 в момент действия сигнала Т., чтобы этот транзистор не препятствовал процессам обнуления выхода 4р формирователя 9. При длительном считывании, т. е. в статике, из-за наличия паразитных токов утечки возможно недопустимое уменьшение уровня положительного потенциала сигнала T„, что может привести к искажению информации на выходе 45 устройства, так как с помощью этого сигнала поддерживается включенное состояние усилителя 60 и передача информации через транзистор 34 на вход усилителя 74.

С целью исключения этого введен транзистор 25 — элемент компенсации токов утечки, При установлении положительного потенциала сигнала Т входы усилителя 60 транзисторами 32 и 33 отключаются от выходных цепей дифференциальных усилителей, что способствует увеличению скорости переключательных процессов, происходящих в плечах триггера усилителя 60, которые протекают следующим образом: объединенные истоковые области транзисторов 63, 64 транзистором 36 подключаются к общей шине, разбаланс плеч триггера увеличивается, при этом на плече с большим положительным потенциалом происходит дальнейшее наращивание потенциала, а на другом плече уменьшение до нулевого потенциала. Для того чтобы большая входная емкость, равная 0,5 пФ усилителя 74, не замедляла переключительные процессы, происходящие в триггере, сигнал положительного потенциала Т„на затвор транзистора связи 34 поступает с временной задержкой, реализуемой первым и вторым инверторами. После того как на затворе транзистора 34 установится положительный потенциал, сигнал с усилителя 60, триггер которого уже переключился, поступает на вход усилителя 74, устанавливая на выходе устройства соответствующий информационный сигнал.

Разделение на части матричного накопителя, введение новых элементов и связей позволяет значительно повысить быстродействие устройства. Результат сравнения технических параметров известных и предлагаемого ПЗУ показывают, что при равной потребляемой мощности быстродействие предлагаемого устройства в 1,8 раза превосходит этот параметр известного устройства. Кроме того, предлагаемое устройство допускает более жесткие условия эксплуатации, характеризуется более высокими показателями по надежности и долговечности.

Формула изобретения

Постоянное запоминающее устройство, содержащее матричный накопитель, дешифратор слов, формирователь сброса, первую группу элементов разряда, каждый из которых выполнен на МДП-транзисторах, тактируемые усилители, формирователь сигнала смены адреса слова, два формирователя тактового сигнала, выходной усилитель, формирователь строб-сигнала, первую группу элементов развязки, каждый из которых выпопнен на МДП-транзисторе, дифференциальный усилитель, столбец эталонных элементов памяти, четыре элемента разряда, выполненных на МДП-транзисторах, первую группу элементов предзаряда и элемент предзаряда, выполненных на МДП-транзисторах, мультиплексор, информационные входы которого соединены с соответствующими разрядными шинами первой группы матричного накопителя, истоки

МДП-транзисторов элементов разряда первой группы подключены к шине нулевого потенциала устройства, стоки подключены к соответствующим словарным шинам матричного накопителя, а затворы соединены с выходом формирователя сброса, первый вход которого соединен с вторым вхо1388950

13 дом первого формирователя тактового сигнала и с выходом формирователя стробсигнала, первый вход которого соединен с первым входом первого формирователя тактового сигнала и с выходом второго формирователя тактового си -нала, второй вход формирователя строб-сигнала соединен с первой разрядной шиной столбца эталонных элементов памяти, словарные шины которого соединены с соответствующими словарными шинами матричного накопителя, 10 разрядные шины первой и второй групп которого, а также первая и вторая разрядные шины столбца эталонных элементов памяти соединены с истоками МДП-транзисторов соответствующих элементов предзаряда первой группы, стоки которых подключены к шине питания устройства, а затворы соединены с выходом формирователя сброса и с затвором МДП-транзистора элемента предзаряда, сток которого подключен к шине питания устройства, исток МДП-тран- 20 зистора первого элемента разряда соединен с истоками МДП-транзисторов второго, третьего и четвертого элементов разряда и подключен к шине нулевого потенциала устройства, затвор МДП-транзистора третьеt o элемента разряда соединен с выходом 25 первого формирователя тактового сигнала и с та ктовы ми входами тактируем ы х усил ителей, информационные входы которых соединены со стоками МДП-транзисторов соответствующих элементов развязки первой группы, затворы которых объединены, а истоки соединены с соответствующими выходами денифратора слов, входы которого соединены с соответствующими адресными входами формирователя сигнала смены адреса слова, адресные входы которого являются входами первой группы устройства, выход выходного усилителя является информационным выходом устройства, второй вход первого формирователя тактовых сигналов соединен с затвором МДГ1-транзистора второго элемента разряда, выход мультиплек- 40 сора соединен с первым входом дифференциального усилителя, второй вход которого подключен к шине опорного потенциала устройства, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит формирователь сигнала смены 4 адреса разряда, три группы адресных входов которого являются входами второй группы устройства, группу дифференциальных усилителей, дешифратор выбора дифференциального усилителя, группу мультиплексоров, пары декодирующих элементов, каждый из которых выполнен на МДП-транзисторе, генератор импульсов, формирователь высоковольтного сигнала смещения, элемент задержки, вторую группу элементов развязки, каждый из которых выполнен на

МДП-транзисторе, пятый элемент разряда и вторую группу элементов разряда, выполненных на МДП-транзисторах, стробируемые источники тока, коммутаторы, вторую группу элементов предзаряда, выполненных на

МДП-транзисторах, дешифраторы разряда, два предварительных усилителя, четыре элемента развязки, выполненных на МДПтранзисторах, три инвертора, стробируемый элемент связи, выполненный на МДП-транзисторе, элемент компенсации токов утечки, два парафазных ключевых элемента, три элемента нагрузки, истоки МДП-транзисторов каждой пары декодирующих элементов объединены и соединены с выходом соответствующего тактируемого усилителя, а стоки подключены к соответствующим словарным шинам матричного накопителя, затворы МДП-транзисторов первых декодирующих элементов пар соединены с первым прямым адресным входом формирователя сигнала смены адреса слова, первый инверсный адресный вход которого соединен с затворами МДП-транзисторов вторых декодирующих элементов пар, затворы МДПтранзисторов первой группы элементов развязки соединены с выходом формирователя высоковольтного сигнала смещения, прямой и инверсный входы которого соединены с прямым и инверсным выходами генератора импульсов, входы дешифраторов разряда соединены с соответствующими адресными входами первой группы формирователя сигнала смены адреса разряда, адресные входы первой и второй групп которого соединены с соответствующими входами коммутации мультиплексора и мультиплексоров группы, выходы мультиплексоров группы соединены с первыми входами соответствующих дифференциальных усилителей группы, вторые входы которых подключены к шине опорного потенциала устройства, третьи входы дифференциального усилителя и дифференциальных усилителей группы соединены с выходами соответствующих стробируемых источников тока, а прямой и инверсный выходы соединены соответственно с прямым и инверсным информационными входами соответствующих коммутаторов, входы управления коммутацией которых соединены с соответствующими выходами дешифратора выбора дифференциального усилителя, входы которого соединены с соответствующими адресными входами третьей группы формирователя сигнала смены адреса разряда, вход выборки которого соединен с входом выборки формирователя сигнала смены адреса слова и выходом третьего инвертора. вход которого соединен с входом первого инвертора и с стоком МДП-транзистора пятого элемента разряда, затвор и исток которого соединены с выходом второго инвертора, вход которого соединен с выходом первого инвертора и с затворами МДП-транзисторов второго и третьего элементов развязки, стоки которых соединены с прямым и инверсным входами соответственно

1388950

4Ьг.2 первого предварительного усилителя, вход нулевого потенциала которого соединен со стоком МДП-транзистора второго элемента разряда, а выход соединен со стоком

МДП-транзистора четвертого элемента развязки, затвор которого соединен с выходом второго инвертора, а исток — с входом выходного усилителя, истоки МДП-транзисторов второго и третьего элементов развязки соединены соответственно с прямыми и инверсными выходами коммутаторов и с первыми выводами первого и второго элементов нагрузки соответственно, вторые выводы которых подключены к шине питания устройства, к которой подключены стоки МДП-транзисторов элементов предзаряда второй группы, истоки которых соединены с первыми входами соответствующих дифференциальных усилителей, а затворы соединены с выходом формирователя сброса и с затвором МДП-транзистора четвертого элемента разряда, сток которого соединен с выходом элемента задержки и с входами строб-сигнала стробируемых источников тока, входы смещения которых подключены к шине напряжения смещения устройства, вход элемента задержки соединен с выходом первого формирователя тактового сигнала и с затвором МДП-транзистора стробируемого элемента связи, сток которого соединен с выходом первого парафазного ключевого элемента, а исток— с прямым входом второго парафазного ключевого элемента, выход которого соединен с выходом формирователя сброса, инверсный вход соединен с выходом первого формирователя тактового сигнала, инверсный вход первого парафазного ключевого элемента соединен с выходом второго формирователя тактового сигнала, вход коиа га торого соединен с вторым входом формирователя сброса и с выходом второго предварительного усилителя, входы которого соединены с выходами формирователей сигнала смены адреса слова и разряда соответственно, прямой вход первого парафазного ключевого элемента соединен с входом третьего инвертора, выходом формирователя строб-сигнала и с первым выводом элемента компенсации токов утечки, 1р второй вывод которого подключен к шине питания устройства, к которой подключен первый вывод третьего элемента нагрузки, второй вывод которого соединен с затвором МДП-транзистора первого элемента развязки и со стоком МДП-транзистора первого элемента разряда, затвор которого соединен с истоками МДП-транзисторов первого элемента развязки и элементов развязки второй группы и с затворами

МДП-транзисторов элементов разряда второй группы, истоки которых подключены к шине нулевого потенциала устройства, а стоки соединены с затворами МДП-транзисторов соответствующих элементов развязки второй группы и с соответствующими выходами дешифратора разрядов, сток

25 МДП-транзистора первого элемента развязки подключен к второй разрядной шине столбца эталонных элементов памяти, стоки

МДП-транзисторов элементов развязки второй группы подключены к соответствующим разрядным шинам второй группы матричного накопителя, разрядные шины первой группы которого подключены к соответствующим информационным входам мультиплексоров группы, исток МДП-транзистора первого элемента предзаряда соединен с затвором МДП-транзистора первого элемента разряда и со стоком МДПтранзистора третьего элемента разряда.

1388950 прес

Tg

Т

?и

leg фиг Б

С3ыхода дешосррагттора 4У асс

САи мула сор Р4lГ 7

Составитель С. Королев

Редактор М. Недолуженко Техред И. Верес Корректор М. немчик

Заказ 1525/54 Тираж 590 Г1одписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, )К вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4