Устройство для суммирования двух чисел с плавающей запятой

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 С 06 F 7/50

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ, ц:

H А BTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3971561/24-24 (22) 31. 10. 85 (46) 23.06.88. Бюл. Ф 23 (72) О.Н.Галченков, Ю.А.Афанасьев и Н.M.Ëàóáåðã (53) 681.325.5 (088.8) (56) Патент Японии и 54-44617, кл. G 06 F 7/50, опублик. 1979.

Электроника, 1982, т. 55, Р 3, с. 61-66, рис. 1. (54)(57) УСТРОЙСТВО ДЛЯ СУММИРОВАНИЯ

ДВУХ ЧИСЕЛ С ПЛАВАЮЩЕЙ ЗАПЯТОЙ, содержащее регистры первого и второго операндов, компаратор, мультиплексор, первый и второй блоки обмена, блок сдвйга вправо, сумматор-вычитатель, шифратор приоритета, блок инкремента, блок сдвига влево, блок вычитания, блок округлсния, регистр состояния, . регистр результата, блок сдвига вправо на один разряд, причем информационные входы первого и второго операндов устройства соединены соответственно с информационными входами регистров первого и второго операндов, выходы порядков регистров первого и второго операндов соединены соответственно с первыми входами компаратора и мультиплексора и с вторыми входами компаратора и мультиплексора, выход результата сравнения порядков операндов компаратора соединен с управляющим входом мультиплексора, выход которого соединен с информационным входом блока инкремента, выход модуля разности порядков операндов компаратора соединен с управляющим входом блока сдвига вправо, информационный вход которого соединен с выходом первого блока, обмена, выход блока сдвига вправо соединен с первым

ÄÄSUÄÄ 1405()49 А 1 информационным входом сумматора-вычитателя, второй информационный вход которого соединен с выходом второго блока обмена, выход результата сумматора-вычитателя соединен с входом блока сдвига вправо на один разряд, выход выполнения операции сдвига блока сдвига вправо на один разряд соединен с счетным входом блока инкремента, выход шифратора приоритета соединен с входом вычитаемого блока вычитания и управляющим входом блока сдвига влево, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, в устройство введены первый и второй элементы И, первьп, второй и третий элементы РАВНОЗНАЧНОСТЬ, мультиплексор знака, элемент ИСКЛЮ-.

ЧА10ЩЕЕ ИЛИ, дешифратор нуля, элемент

ИЛИ, блок константы максимального порядка, блок константы минимального . порядка, блок константы максимального модуля мантиссы, блок константы минимального модуля мантиссы, мультиплексор порядка результата и мультиплексор модуля мантиссы, вход сигнала смены знака первого операнда устройства соединен с первым входом первого

9лемента И, второй вход которого соединен с входом синхронизации записи первого операнда устройства и с входом разрешения записи регистра первого операнда, выход знака которого соединен с первым входом первого элемента РАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом первого элемента И, вход сигнала смены знака второго операнда устройства соединен с первым входом второго элемента

РАВНОЗНАЧНОСТЬ, второй вход которого соединен с входом синхронизации записи второго операнда устройства, вхо1405049 дом разрешения записи регистра состояния и с входом разрешения записи регистра второго операнда, выход знака которог" соединен с первым входом второго элемента РАВНОЗНАЧНОСТЬ, вто. рой вход которогс соединен с выходом второго элемента И, выход модуля мантиссы регистра первого операнда соединен с первыми информационными входами первого и второго блоков обмена, выход модуля мантиссы регистра второ( го операнда соединен с вторыми информационными входами первого и второго блоков обмена, управляющие входы которых соединены с управляющим входом мультиплексора знака и выходом результата сравнения порядков операндов компаратора, выход первого элемента РАВНОЗНАЧНОСТЬ соединен с пер— вым информационным входом мультиплексора знака и первым входом элемента

ИСКЛ10ЧАК6фЕ ИЛИ, второй вход которого соединен с вторым информационным входом мультиплексора знака и выходом второго элемента РАВНОЗНАЧНОСТЬ ; выход мультиплексора знака соединен с первым входом третьего элемента РАВНОЗНАЧНОСТЬ, второй вход которoro соединен с выходом переноса сумматора-вычитателя, выход результата ко— торого соедчнен с входом шифратора приоритета, входом дешифратора нуля и информационным входом уменьшаемого блока вычитания, выход переноса которого соединен с первым входом элемента ИЛИ, второй вход которого соеди— ! нен с выходом дешифратора нуля выФ ход блока сдвига вправо на один разряд соединен с входом блока округления, первый, второй, третий, четвертый информационные входы мультиплексора модуля мантиссы соединены соответственно с выходами блока констан1

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении арифметических устройств вычислительных машин, а также в устройствах цифровой обработки сигналов, работающих в системе счисления с плавающей запятой. ты максимального модуля мантиссы, блока округления, блока сдвига влево и блока константы минимальногo модуля мантиссы, первый, второй, третий и четвертый информационные входы мультиплексора порядка результата соединены соответственно с выходами блока константы минимального порядка, блока константы максимального порядка, выходом результата блока инкремента и выходом результата блока вычитания, выход элемента ИСИПОЧАЮЯЕЕ ИЛИ .соединен с входом признака операции сумматора-вычитателя, первыми входами управления мультиплексора порядка результата и мультиплексора модуля мантиссы, выход переполнения блока инкремента соединен с вторыми входами управления мультиплексора порядка результата и мультиплексора модуля мантиссы и первым информационным входом регистра состояния, второй информационный вход которот о соединен с третьими управляющими входами мультиплексора порядка результата и мультиплексора модуля мантиссы и выходом элемента ИЛИ, вход порядка регистра результата соединен с выходом мультиплексора порядка результата, выход третьего элемента РАВНОЗНАЧНОСТЬ соединен с входом знака регистра результата, вход модуля мантиссы которого соединен с выходом мультиплексора модуля мантиссы, вход разрешения выдачи результата устройства соединен с тактирующим входом регистра результата, выход которого соединен с выходом результата устройства, вход разрешения выдачи состояния устройства соединен с тактирующим входом регистра состояния, выход которого сое- динен с выходом состояния устройства.

Цель изобретения — увеличение быстродействия.

На фиг.1 представлена структурная схема устройства для суммирования двух чисел с плавающей запятой; на фиг.2 — схема первого (вч орого) элемента И.

3 140

Устройство для суммирования двух чисел с плавающей запятой содержит вход 1 первого операнда, вход 2 второго операнда, вход 3 синхронизации записи первого операнда, вход 4 синхронизации записи второго операнда, вход 5 сигнала смены знака первого операнда, вход 6 сигнала смены знака второго операнда, регистры первого 7 и второго 8 операнда, первый 9 и второй 10 элементы И 9, первый 11 и второй 12 элементы РАВНОЗНАЧНОСТЬ, компаратор 13, мультиплексор 14, первый

15 и второй 16 блоки обмена, блок 17 сдвига вправо; сумматор-вычитатель

18, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 19, мультиплексор 20 знака, третий элемент

РАВНОЗНАЧНОСТЬ 2 1, шифратор 22 приоритета, блок 23 сдвига влево, блок 24 вычитания, дешифратор 25 нуля, блок

26 сдвига вправо на один разряд, блок

27 инкремента, блок 28 округления, блок 29 константы максимального модуля мантиссы, элемент ИЛИ 30, муцьтиплексор 31 модуля мантиссы результата блок 32 константы минимального модуля мантиссы, блок 33 константы максимального порядка, блок 34 константы минимального порядка, мультиплексор 35 порядка результата, регистр 36 результата и регистр 37 состояния.

Первый (второй) элемент И (фиг.2) содержит RS — триггер, элемент НЕ, элемент ИЛИ, элемент ИЛИ-НЕ.

Устройство работает следующим образом.

При поступлении сигнала синхро— низации на вход 4 в регистр второго операнда записывается второй операнд, поступающий на его второй вход. Синхронно с этим результат предыдущей операции записывается в регистр результата. На вход 3 сигнал подается

Либо синхронно с сигналом входа 4, либо несколько позже, либо вообще не подается (когда первый операнд не меняется). Сигнал входа 3 синхронизирует запись первого операнда в регистр первого операнда. При необходимости знак мантиссы операнда может быть изменен на противоположный.

Для этого на входы 5 и 4 подаются соответственно сигнал смены знака первого операнда и сигнал смены знака второго операнда. При совпадении сигналов 3 и 5 первый элемент И 9 вырабатывает сигнал, переключающий первый элемент РАВНОЗНАЧНОСТЬ 11 в ре5049

55 жим смены знака, в противном случае первая схема совпадения вырабатывает сигнал, переключающий элемент 11 в режим, когда он просто пропускает знак операнда со своего входа на выход. Аналогично работает второй элемент РАВНОЗНАЧНОСТЬ 17 и второй элемент И 10.

Выходные сигналы элементов 11 и

12 поступают на входы мультиплексора

20 знака и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

19, выходной сигнал которого поступает на сумматор-вычитатель и определяет вид операции (суммирование или вычитание), которая производится над модулями мантисс. Порядки операндов с соответствующих выходов регистров первого 7 и второго 8 операнда поступают на входы компаратора 13 и мультиплексора 14. На первом выходе компаратора 13 получается сигнал, определяемый тем, какой из порядков больше, на втором выходе получается сигнал модуля разности порядков, поступающий на упралляющий вход блока

17 сдвига вправо и определяющий число разрядов, на которое производится сдвиг вправо при выравнивании порядков .

Первый выходной сигнал компаратора 13 поступает на управляющие входы мультиплексора 14, первого 15 и второго 16 блоков обмена и мультиплексор знака. На входы блоков 15 и 16 обмена поступают модули мантисс с соответствующих выходов регистров 7 и 8. Второй блок 16 обмена выдает на своем выхода модуль мантиссы операнда с большим порядком, который поступает на второй вход сумматора-вычитателя.

Первый блок 15 обмена пропускает на свой выход модуль мантиссы операнда с меньшим порядком, мультиплексор

14 — больший из порядков, а мультиплексор 20 знака — знак мантиссы операнда с большим порядком.

При равенстве порядков блок 16 пропускает модуль мантиссы вторoro операнда, блок 15 — модуль мантиссы первого операнда, блок 14 — порядка второго операнда, блок 20 — знак второго операнда. Выходной сигнал блока

16 поступает на второй вход сумматора-вычитателя 18, а выходной сигнал блока 15 поступает на первый вход сумматора-вычитателя 18 через блок

17 сдвига вправо, реализующий операцию выравнивания порядков, которая

140504 производится путем сдвига вправо мо( дуля мантиссы операнда с меньшим порядком на число разрядов, равное модулю разности порядков.

Сумматор-вычитатель 18 производит непосредственно суммирование или вы— читание модулей мантисс операндов.

Результат появляется на его первом выходе в прямом коде. Если произво — 10 дится сложение, то дальнейшую обработку выходного сигнала (поступающго с первого выхода) блока 18 производят блоки 26 и 28. Блок 26 сдвига вправо на один разряд осуществляет нормализацию выходного сигнала блока

18 путем сдвига при необходимости вправо на один разряд, далее выходной сигнал блока 26 поступает на блок 28, где он округляется до количества раз- 2О рядов, определяемого форматом представления входных операндов и резулвтата9 и с его выхода поступает на второй информационный вход мультиплексора 31 модуля мантиссы результата.2Б

Кроме этого, блок 27 инкремента в случае осуществления сдвига в блоке

26 прибавляет единицу к порядку, поступающему на его второй вход с выхода мультиплексора 14. На втором выходе блока 27 получается результирующий порядок, который поступает на третий информационный вход мультиплексора 35 порядка результата. Если в блоке 27 инкремента происходит переполнение, то на его первом выходе появляется сигнал, который поступает на вторые управляющие входы мультиплексоров

35 и 31 и второй вход регистра 37 состояния.

Если в сумматоре-вычитателе 18 производится вычитание, то дальнейшую обработку его выходного сигнала производят блоки 22 и 23, а порядок результата вычисляет блок 24 вычитания. Шифратор 22 приоритета определяет число разрядов, на которое нужно сдвинуть влево модуль мантиссы, поступающий с первого выхода блока

18 чтобы произвести его нормализа9 цию. Сигнал, соответствующий этому числу разрядов, поступает на первый вход блока 24 вычитания и на первыи вход блока 23 сдвига влево. Блок 23

55 осуществляет сдвиг модуля мантиссы влево после чего его выходной сигнал

9 поступает на третий информационный вход мультиплексора 31.

9 6

Блок 24 вычитания производит вычитание из порядка, поступающего на его Второи вход с выхода мультиплексора 14, выходного сигнала шифратора

22 приоритета, и результирующий сигнал с его выхода поступает на четвертый информационный вход мультиплексора порядка результата.

Мультиплексор 31 модуля мантиссы результата работает следующим образом. Если в блоке 18 производится сложение и в блоке 27 нет переполнения, то на его выход проходит выходной сигнал блока 28 округления, если же в блоке 27 происходит переполнение, то на его выход проходит выходной сигнал блока 29, который соответствует максимально возможному модулю мантиссы.

Если в блоке 18 производится вычитание и в блоке 24 вычитания че возникает сигнал переноса (поступающий с второго выхода блока 24 через элемент ИЛИ 30 на третий управлиощий вход мультиплексора 31), то на его выход проходит выходной сигнал блока

23, если же в блоке 24 вычитания возникает перенос (что означает, что порядок стал меньше минимально возможного) или дешифратор 25 нуля выработал сигнал, соответствующий нулевому модулю мантиссы, то на выход мультиплексора 31 проходит выходной сигнал блока 32, который соответствует минимально возможному модулю мантиссы.

Мультиплексор 35 работает следующим образом. Если в блоке 18 производится сложение и в блоке 27 нет переполнения, то на его выход проходит выходной сигнал блока 2? инкремента, если же в блоке 27 переполнение, то на его выход проходит выходной сигнал блока 33, который соответствует максимально возможному порядку. Если в блоке 18 производится вычитание и на выходе элемента ИЛИ 30, на выходы которого поступает выходной сигнал схемы анализа на нуль и сигнал переноса блока 24 вычитания, нет сигнала, сигнализирующего о выходе из нормального режима, то на выход мультиплексора 35 проходит выходной сигнал блока 24 вычитания.

Если при вычитании в блоке 18 получается нулевой модуль мантиссы, то выходной сигнал дешифратора 25 нуля через элемент ИЛИ 30 поступает на

1405049 третий управляющий вход мультиплексора 35 и обеспечивает прохождение на его выход выходного сигнала блока

34, который соответствует минимально возможному порядку. Этот же сигнал проходит на выход мультиплексора 35, если в блоке 24 вычитания возникает сигнал переноса, который также через элемент ИЛИ 30 проходит на третий управляющий вход мультиплексора 35.»

Выходные сигналы мультиплексоров

35 и 31 поступают соответственно на входы порядка результата и модуля мантиссы результата регистра 36 результата. Знак результата определяется сигналом мультиплексора 20, который через третий элемент РАВНОЗНАЧНОСТЬ 21 поступает на вход знака результата в регистре 36 результата.

Элемент 21 пропускает сигнал со своего входа на выход без изменений, если при вычитании в сумматоре-вычитателе 18 не возник сигнал переноса, поступающий с второго выхода сумматора-вычитателя 18 на второй вход элемента 21. Если этот сигнал возникает (это говорит о том, что операнды имеют одинаковые порядки и модуль мантиссы второго операнда оказывается меньше модуля мантиссы первого операнда), то третий элемент 21 меняет свой входной сигнал на противоположный, который поступает с его выхода на вход знака результата регистра 36 результата.

При появлении синхросигнала на входе 4 результат операции записывается в регистр 36 результата. Для

1 того, чтобы он появился на выходе регистра 37 состояния, необходимо подать на его первый вход сигнал раз-. решения, в противном случае выходы регистра 36 результата находятся в

1О третьем состоянии. На 2-й и 3-й входы регистра 37 состояния поступают сигналы, свидетельствующие о переполнении порядка, исчезновении порядка или нулевой мантиссы. Они появляют15 ся на его выходе при подаче на его первый. вход сигнала разрешения, в противном случае его выходы находятся в третьем состоянии. Необходимо отметить, что синхронно производятся только записи в регистры операндов и регистр результата, остальные блоки работают в асинхронном режиме, При конкретном выполнении все блоки строятся на основе традиционных

25 регистров, триггеров, мультиплексоров, элементов логики и т.п. Наиболее целесообразным является выполнение всего устройства в виде одной микросхемы. При отсутствии такой возможЗП ности предлагаемое устройство может быть выполнено на основе микросхем регистров, триггеров, мультиплексоров, элементов логики и т.п.

Блоки констант могут быть реализованы путем простого подсоединения

35 соответствующих разрядов к шинам sbIсокого и нулевого уровней.

1405049

1405049

Составитель М.Есенина

Техред М.Дидык

Корректор М.Максимишинеп

Редактор В.Петраш

Заказ 3106/53

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1I3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4