Устройство для определения обратной величины числа

 

Изобретение относится к цифровой вычислительной технике и может быть использовано в арифметических устройствах для определения начального приближения к обратной величине аргумента в устройствах итерационного деления или вычисления обратной .величины нормализованного двоичного числа. Целью изобретения является повышение быстродействия. Поставленная цель достигается тем, что устройство для определения обратной величины числа, содержащее элементы НЕ 2-7, шифратор 8, параллельный сумматор 9, содержит элемент И 1 с соответствующими связями. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51)4 G 06 F 7 52 1д

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ,Ф СВИДЕТЕЛЬСВ ВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4190382/24-24 (22) 25.12.86 (46) 30.06.88. Бюл. ¹ 24 (72) 10.С. Варакин (53) 68:1.325(088.8) (56) Авторское свидетельство СССР № 987621, кл. G 06 У 7/52, 1981.

Авторское свидетельство СССР

¹ 1179321, кл. G 06 F 7/52, 1984. (54) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ ОБРАТНОЙ ВЕЛИЧИНЫ ЧИСЛА (57) Изобретение относится к цифро", вой вычислительнои технике и может

„„SU„„1406593 А 1 быть использовано в арифметических

М устройствах для определения начального приближения к обратной величине аргумента в устройствах итерационного деления или вычисления обратной величины нормализованного двоичного числа. Целью изобретения является повышение быстродействия. Поставленная цель достигается тем, что устройство для определения обратной величины числа, содержащее элементы НЕ 2-7, шифратор 8, параллельный сумматор 9, содержит элемент И с соответствующими связями. 2 ил.

1406593

Изобретение относится к цифровой вычислительной технике и может быть использовано в арифметических устройствах для определения начального приближения к обратной величине аргумен5 та в устройствах итерационного деления или вычисления обратной величины нормализованного двоичного числа, а также для выполнения операции опре- )О деления обратной величины нормализованного двоичного числа.

Целью изобретения является повышение быстродействия.

На фиг ° 1 представлена cxeMa ycT )5 ройства для определения обратной ве. личины числа (для семиразрядного дво.— ичного нормализованного числа); на фиг. 2 — схема варианта построения шифратора.

Устройство (фиг. 1) содержит элемент И 1, элементы НЕ 2-7, шифратор 8, параллельный сумматор 9.

Шифратор (фиг. 2) содержит элементы И;НЕ 10-30, элемент НЕ 31 и элементы. И 32, 33. Шифратор 8 формирует на выходе функции Г,, Г, 1, f< в зависимости от выходов ABCDEF

Г = АВС + АЗ + ACDE + ABDE;

Г, = /(ЛВС + ABCD + ABCDE +

+ ABCDE);

=/(АВ + BCD + BDE + BDF +

+ BCDF. + ABCE + ACDE + ABCDE +

+ АС1Г);

f = ((ACDE + ABDE + ABEF + ABDE +

+ ABCDEF)

Работу устройства рассмотрим для конкретного входного числа X. Пусть

Х = 0,1010111, при этом на вход устройства поступает шесть разрядов А, 40

В, С, D, E, F (01011)). На вторые входы параллельного сумматора 9 поступают проинвертированные на элементах НЕ 2-7 входные разряды А, В, С, D, Е, F, т.,е. код 101000. На выхо- 45 дах шифратора 8 формируются функции

Г! = О, Г, = ), Гз = О, ГФ = 1 ° Учитывая сигналы логической единицы, на первые входы параллельного сумматора 9 поступает код 110101. На выходе параллельного сумматора 9 с учетом единицы входного переноса будет сформирован код 011110.

С учетом старшего разряда, который для нормализованного входного числа всегда равен 1 обратная величина для числа 0,10)011) равна

1,01)110. формул а изобретения

Устройство для определения обратной величины числа, содержащее (и-!) элемент НЕ, шифратор и параллельный сумматор (n — разрядность числа), причем входы разрядов числа устройства соединены с входами соответствующих элементов HE входы и выходы которых соединены соответственно с входами, кроме двух старших, шифратора, выход параллельного сумматора является выходом устройства, о т— л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит элемент И, причем входы первого и второго разрядов числа устройства соединены соответственно с первым и вторым входами элемента И, прямой и инверсный выходы которого соединены соответственно с двумя старшими входами шифратора, выходы которого соединены .соответственно с входами разрядов с третьего по (и-1)-й первого слагаемого параллельного сумматора, входы первого, второго разрядов первого слагаемого и вход nepeCl носа соединены с входом логической единицы устройства, выходы элементов НЕ с первого по (n-1)-й соединены с входами соответствующих разрядов второго слагаемого параллельного сумматора.

140б593

Составитель А. Клюев

Редактор А. Маковская Техред Л.Сердюкова Корректор Л. Пилипенко

Заказ 3195/45 Тираж 704 Подписное

ВПИИПИ Государственного комитета СССР по делам изобретений и открытий

1l3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4