Последовательно-параллельное устройство для умножения чисел

 

Изобретение относится к вычислительной технике и может быть использовано в ЦВМ последовательного действия . Цель изобретения - расширение функциональных возможностей устройства за счет умножения в дополнительных кодах. Устройство содержит элементы ИЛИ 1 и И 2 для расширения знакового разряда множимого, поступающего последовательно с входа 7, сдвиговый регистр 3 множимого, выход старшего разряда которого инвертируется на элементе НЕ А, и с его выхода подается на соответствующие входы элементов .- И 5 для получения в каждом такте логив ческих произведений разрядов множимого с фиксированными разрядами множителя , поступающими с регистра 6. Старший разряд множителя подается на первый вход элемента И 10, который совместно с элементом НЕ 4 служит для коррекции результата на величину дополнительного кода множимого, В каждом такте работы устройства на выходах блока элементов И 5 присутствуют единицы веса, равного весу определяемого в очередном такте разряда произведения , параллельный счетчик 9 подсчитывает количество этих единиц в двоичном коде, который суммируется в накапливающем сумматоре 11 с соответствующим кодом количества единиц, накопившихся в предыдущих тактах. На вход переноса сумматора на т-м такте по сигналу с входа 13 при отрицательных множителях подается единица младшего разряда множимого. Сигнал свхода 8 управления расширяет знаковый разряд. Таким образом, в казадом такте работы устройства с выхода младшего разряда сумматора на выход 12 поступает скорректированный результат, равный произведению сомножителей в дополнительном коде. 1 иЛс т С (О П

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) (51) 4. G 06 Е

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4184590/24-24 (22) 19.01.87 (46) 30.07.88. Вюл. У 28 (72) P.Ш. Иарипов и В,Б. Масленников (53) 681. 325 (088. 8). (56) Карцев М. А. Арифметика цифровых машин. М.: Наука, 1969, с. 460 (рис. 4-15) и с. 488 (рис. 4-19).

Swartzlander I.Е . The Quasy-Serial

Multiplier. — IEEE Transactions on

Computers, vol. С-22, У 4, 1973, рр. 317-321. (54) ПОСЛЕДОВАТЕЛЬНО-IIAPAJIJIESIbHOE УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧИСЕЛ (57) Изобретение относится к вычислительной технике и может быть использовано в ЦВМ последовательноro действия. Цель изобретения — расширение функциональных возможностей устройства за счет умножения в дополнительных кодах. Устройство содержит элементы

ИЛИ 1 и И 2 для расширения знакового разряда множимого, поступающего последовательно с входа 7, сдвиговый регистр 3 множимого, выход старшего разряда KQTорого иннертируется на элементе НЕ 4, и с его выхода подается на соответствующие входы элементов ..

И 5 для получения в каждом такте логи7 ческих произведений разрядов множимого с фиксированными разрядами множителя, поступающими с регистра 6.

Старший разряд множителя подается на первый вход элемента И 10, который совме стно с элементом НЕ 4 служит для коррекции результата на величину дополнительного кода множимого. В каждом такте работы устройства на выходах блока элементов И 5 присутствуют единицы веса, равного весу определяемого в очередном такте разряда произведения, параллельный счетчик 9 подсчитывает количество этих единиц в двоичном коде, который суммируется в накапливающем сумматоре 11 с соответствующим кодом количества единиц, накопившихся в предыдущих тактах. На вход переноса сумматора на m-м такте по сигналу с входа 13 при отрицательных множителях подается единица млад шего разряда множимого. Сигнал с. 2 входа 8 управления расширяет знаковый разряд. Таким образом, в каждом такте работы устройства с выхода младшего разряда сумматора на выход 12 поступа- ет скорректированный результат, равный произведению сомножителей в дополнительном коде. 1 ил.

1413625

Изобретение относится к вычисли" тельной технике и может быть использовано в устройствах ЦВМ последовательного действия.

Целью изобретения является расширение функциональных возможностей за счет возможности умножения в дополнительньгх кодах.

На чертеже приведена структурная схема предложенного устройства.

Устройство содержит элемент ИЛИ 1, элемент И 2 (необходимые для расширения знака множимого) сдвиговый ре гистр 3 множимо го (предназначенный для хранения и сдвига множимого), элемент НЕ 4 (необходимый для коррекции результата на величину обратного кода множычого при отрицательных множителях), группу элементов И 5, регистр 6 множителя, последовательный вход 7 множимого, вход 8 управления расширением знака, параллельный счетчик 9

{для подсчета суммы единиц с весом, соответствующим номеру такта умножения), элемент И 10 (для прибавления единицы младшего разряда множимого при отрицательных множителях), накапливающий сумматор 11 (для накопления результата произведения), последовательный выход 12 результата (являющийся выходом младшего разряда сумматора), вход 13 управления прибавлением единицы младшего разряда множимого. Выходы регистров 3 6 соеди-35 иены с соответствующими входами элементов И 5, причем старший разряд регистра 3 соединен через элемент

НЕ 4, младший разряд регистра 3 дополнительно соединен с первым входом 4О элемента И 2, второй вход которого соединен с входом 8. Выход элемента

И 2 соединен с входом элемента ИЛИ 1, другой вход которого соединен с входом 7, а выход соединен с входом ре- 45 гистра 3. Старший (знаковый) выход регистра 6 соединен с первым входом элемента И 10, второй вход которого соединен с входом 13, а выход — с входом переноса сумматора 11. Выходы 50 элементов И 5 соединены с соответствующими входами параллельного счетчика

9, выходы которого соединены .со входами накапливающего сумматора 11, выход младшего разряда которого явля- 55 ется выходом 12 результата устройства.

Устройство работае-..ледующим образом, Перед выполнением операции умножения производится обнуление регистра

3 и накапливающего сумматора 11, а в регистр 6 загружается множитель. При выполнении операции на вход регистра 3 в первые m-1 тактов работы поступает последовательный код множимого, а в такты с m-ro по (2m+1) -й знаковый разряд, эти разряды последовательно проходят через все ш+1 разрядов регистра 3 и все элементы

И 5 на других входах которых присутствуют фиксированные разряды множителя, при этом разряды множимого, проходя через m-й разряд регистра 3, инвертируются на элементе НЕ 4 и участвуют в коррекции результата, если мно" житель О.

Таким образом, на выходах элементов И 5 присутствуют все возможные в каждом такте произведения отдельных бит сомножителей, имеющие вес, определяемый номером такта. Параллель. ный счетчик 9 подсчитывает количество единиц определенного веса. Накапливающий сумматор 11 формирует на выходе 12 очередной разряд произведения, суммируя перенось. получившиеся при сложении единиц меньшего веса с суммой единиц веса, соответствующего данному такту, при этом на выходе младшего разряда сумматора 11 присутствует очередной разряд результата, а остальные разряды, представляющие двоичный код количества единиц большего веса, запоминаются и участвуют в формировании произведения в следующих. тактах до (2m+1)-го такта.

На вход переноса сумматора 11 в m-м такте в случае отрицательного множителя подается единица младшего разряда множимого, необходимая для коррекции на величину дополнительного кода от изображения множителя. Для умножения двух (m+1)-разрядных чисел необходимо 2m+1 тактов работы устройства.

Формула из о бре тения

Последовательно-параллельное устройство для умножения чисел, содерt жащее ре гистр множителя, сдвиговый регистр, группу элементов И, параллельный счетчик, накапливающий сумматор, причем выходы разрядов регистра множителя и сдвигового регистра множиио го с нулевого по (m-1 ) (в+1 ).число разрядов операндов) соединены с входами соответствующих элементов

Составитель А.Клюев

Редактор М.Келемеш Техред Л.Олейник

Корректор О,Кравцова

Заказ 3787/52 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

3 141 36

И группы, выход m-го разряда регистра множителя соединен с первым входом m-го элемента И группы, выходы элементов И группы соединены с входами параллельного счетчика, выхо5 ды которого соединены с входами накапливающе го сумматора, выход младшего разряда которого является выходом результата устройства, о т л ич ающе е с я тем, что, сцелью расширения функциональных возможностей за счет воэможности умножения в дополнительном коде, оно содержит эле-. менты И, КПИ, НЕ, причем первый вход первого элемента И соединен с выходом нулевого разряда сдвигового регистра множимого, второй вход первого

7 Г 4 элемента И соединен с входом управления расширением знака устройства, выход первого элемента И соединен с первым входом элемента ИЛИ, второй . вход которого соединен с входом множимого устройства, а выход соединен с входом сдвигового регистра множимого, выход m-го разряда которого соединен через элемент НЕ с вторым вхо-, дом m-го элемента И группы, первый вход которого соединен с первым входом элемента И, второй вход которого соединен с входом управления прибавлением единицы младшего разряда множимого устройства, а выход соедннен с входом переноса накапливающего сумматора.