Оперативное запоминающее устройство с самоконтролем

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) 1д11 G 11 С 29/OQ

RCC0Hl35A Я

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ .I СВИДЕТЕЛЬСТВУ,)1

I 1 <;„0!q р-.;

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2) ) 4130235/24-24 (22) 08,10.86 (46) 30.07.88. Бюл. 9 28 (71) Всесоюзный научно-исследовательский, проектно"конструкторский и технологический институт релестроения .(72) В.А.Андрианов и А.В.Гринштейн (53) 681.327.6 (088.8) (56) Электронная техника. Сер. З.Мик" роэлектроника, вып. 1 (103}, 1983, с ° 104 — 108, рис.I ° .Авторское свидетельство СССР

9 1229826, кл. 9 11 С 29/00, 1984. (54) ОПЕРАТИВНОЕ ЗАПОМИНА)ОЩЕЕ, УСТРОЙСТВО С САМОКОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может быть исполь" зовано при построении запоминающих устройств с самоконтролем. Целью изобретения является повышение быстродействия устройства. Устройство содержит блок 1 оперативной памяти, блок 3 сравнения, сумматор 4 по мо" дулю два, дешифратор 5, счетчик 6, второй триггер 7, генератор 12, первый триггер 14, блок 15 сброса, элемент 16 индикации, одновибратор 17, мультиплексор !8, элемент ИЛИ"HE 19.

1 ил.

1413676

Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств с самоконтролем.

Цель изобретения — повышение быстродействия устройства при самоконтроле.

Иа чертеже показана структурная схема предлагаемого устройства.

Оперативное запоминающее устройство с самоконтролем содержит блок 1 оперативной памяти, выходы 2.данных устройства, блок 3 сравнения, сумматор 4 по модулю два, дешифратор 5 счетчик 6, второй триггер 7„ 8

"Разрешение выборки устройства, вход

9 "Чтение/запись", ацресные входы 10, входы 11 данных. генератор 12, вход

13 "Контроль/работа" устройства,пер-. 20 вый триггер 14, блок 15 сброса, элемент 16 индикации, одновибратор 17, мультиплексор 18, элемент ИЛИ-HE 19.

Блок 1 оперативной памяти построен на БИС ОЗУ и имеет органиэацию 25

N x N где М - число адресов, à N "" разрядность слова данных.

Известно, что алгоритм теста МАР!!! для ОЗУ с организацией Н х 1 эаключа- 30 ется в двух проходах адресного пространства. При этом в течение первого прохода по каждому адресу выполняются операции "Чтенгле" 1, "Запись" О,, а при гтором проходе - " -1тение" О, "Запись" 1. Поскольку выходная реакция ОЗУ определена таблицей истинности, а входные сигналы данных в течение как первого, так и второго проходов адресов поддерживаются неизмен- @ ными (О и 1 соответственно) для обеспечении требуемых операций "Запись

"0" и "Запись "1", то на основе сигналов Разрешение выборки" (РВ), ЧТ/ЗП и Э „ в любой момент времени можно указать выходной сигнал исправного ОЗУ. Например, при PB=1 ЧТ/ЗП =

=- 0 и D имеет место выполнение операции "Разрешение" (РВ=l) чтения (ЧТ/3II=-0) нуля (Р„. = 1) и, следовательно„ выходной сигнал исправного

ОЗУ должен быть О (прямой выход!.При многоразрядном слове данных (N 1) и стимуляции входов данных оперативной памяти выходами дешифратора,„ управляемого разрядами счетчика, следующими за разряцами, стимулирующими адреса оперативной памяти (диагональный перебор данных), один проход тес6032м та состоит из 2 = М проходов адресов. Здесь при контроле каждого разряда имеет место избыточность, заключающаяся в дополнительных операциях "Чтение" 1, "Запись" 1 (при активном уровне сигнала на выходе дешифратора — логический 0) во всех не первых проходах адресов после смены входных данных в разряде.

При этом информация, считываемая иэ исправного блока 1 оперативной памяти, идентична информации, находившейся на его входах данных в предыдущем проходе адресов, и может быть получена циклическим сдвигом информации, имеющейся на входах блока оперативной памяти в текущем проходе адресов. Например, при сос" тоянии входов D ... D блока оперативной памяти 1 О., 1 1 ... 1 1,. цик" лическим сдвигом формируется эталонная - 1ÄÄ 1 1 ... 1 Î,, что соответствует "Чтению" 0 по старшему разряду и "Чтению" 1 по остальным разрядам. Выходы дешифратора 5 соединечы с циклическим сдвигом в сторону младших выходов на входы блока 3 сравнения. Младший выход дешифратора 5 соединен со старшим входом второй группы входов блока 3 сравнения, а все остальные выходы дешифратора соединены со сдвигом в сторону младших выхоцов на оставшиеся входы 3 сравнения.

Одновибратор 17 осуществляет тор- можение генератора 12 на время,необходимое для выборки блока 1 оперативной памяти, Это сделано потому, что частота генератора 12 выбрана такой, при которой длительность такта генератора 12 определяется только време" нем полного переключения разрядов счетчика 6. При этом время между ближайшими сигналами "Разрешение выборки" сводится к минимуму. Запись во второй тригт ер 7 результата сравнения выходных и эталонных реакций блока оперативной памяти, формируемого блоком 3 сравнения, производится только при наличии активного уровня сигнала оРаэрешение выборки н режиме "Чтение, т.е, контроль ведется только по считываемой информа1"-нератор 2 формирует синхроимпульсы для счетчика 6 при самоконтроле. Первый триггер 14 служит для

1413676 блокировки работы второго триггера

7 при первом проходе адресов. Это связано с тем, что при подаче питания оперативная память ориентирует- 5 ся произвольно и может иметь на выходе неверную информацию. После первого прохода адресов все ячейки памяти устанавливаются в однозначное состояние. 10

Устройство работает следующим образом.

При подаче питания импульс с блока 15 сброса устанавливает счетчик

6 в "0" и триггер 14 в "1". Последнее вызывает сброс триггера 7 и формирование индикации "Исправно".Даль нейшая работа устройства определяется сигналом на входе 13 "Контроль/ра- 20 бота". В режиме "Работа" логическая

"1" на входе 13 блокирует генератор

12, определяет работу счетчика 6 в режиме асинхронной установки по входам данных, а работу мультиплексо- 25 ра 18 — в режиме передачи информации с второй группы входов В, ...В

Таким образом, сигналы РВ, ЧТ/ЗП и адреса через счетчик 6, а данные через мультиплексор 18 поступают на соответствующие входы блока 1 опера" тивной памяти, что обеспечивает его работу в обычном режиме (поскольку на входы сумматора 4 по модулю два поступают сигналы РВ и логический

"0", то его выход повторяет сигнал

РВ). Так как генератор 12 заблокирован, то состояние второго триггера 7 и элемента 16 индикации остается неизменным. В режиме Контроль" логи- 40 ческий "0" на входе 13 разрешает работу генератора 12, определяет работу счетчика 6 в режиме непрерывного пересчета (генератор 12 работает в автоколебательном режиме) и работу мультиплексора 18 в режиме передачи с входов А ...А . При этом состояние счетчика 6 не зависит от сигналов на его входах данных, а состояние выходов мультиплексора 18 не зависит от

50 состояния сигналов на его входах

В ...В . Так как стимуляция адресных входов блока 1 оперативной памяти осуществляется разрядами счетчика 6, начиная с 3-ro то длительность обра.щения к блоку 1 оперативной памяти

55 составляет 8 тактов синхросигнала генератора 12 (состояние счетчика 6 изменяется по переднему фронту синхросигнала}. В течение первых четырех тактов осуществляется операция "Чте" ние", в течение вторых - Запись".

Внутрь каждон четырехтактной операции вложен двухтактный сигнал РВ (вырабатывается сумматором 4 по модулю два), который вырабатывает активный уровень при неизменных остальных сигналах, поданных на блок оперативной памяти (тем самым достигается корректная временная диаграмма).

При появлении активного уровня сигнала PB одновибратор 17 вырабаты" вает импульс, в течение которого осу" ществляется блокировка генератора 12, а следовательно, и счетчика 6, т.е. происходит увеличение длительности данного такта генератора, отведенпого на выполнение операции."Чтение" или "Запись" на время импульса одновибратора, которое выбирается не менее времени выборки оперативной памяти. Увеличение остальных трех тактов генератора 12 при отработке четырехтактных операций Запись" или

"Чтение" не происходит.

Стимуляция входов данных блока 1 оперативной памяти осуществляется через мультиплексор 18 дешифратором

5, управляемым второй группой выходов счетчика 6, что соответствует тестированию блока 1 оперативной па-мяти по алгоритму теста ИАРШ с диагональным перебором данных. Поскольку при каждом проходе адресов эталон считываемой из блока 1 оперативной памяти информации соответствует состоянию выходов дешифратора 5 в предыдущем проходе адресов, то эталон формируется подачей циклически сдвинутых в сторону младших выходов дешифратора 5 на блок 3 сравнения, Так как при подаче питания ячейки блока

1 оперативной памяти устанавливаются в произвольное состояние, то за время первого прохода адресов контроль выходных реакций блока 1 оперативной памяти не производится (первый триггер 14 сохраняет единичное состояние удерживая второй триггер

7 в сброшенном состоянии}. Завершение первого прохода адресов вызывает возврат разрядов счетчика 6 в состояние "0". При этом задний фронт на выходе его (и+2)-ro разряда перево" дит первый триггер .14 в состояние

"0", разрешая работу второго тригге1413676

1111ИИПИ Заказ 3791/54 Тираж 590 Подписное

Произв.-полигр. пр"тие, г. Ужгород, ул. Проектная, 4 ра 7 по входу синхронизации. На вход синхронизации второго триггера 7 чеpcs элемент ИЛИ-НЕ 19, управляемый сигналом "Чтение/запись", поступают импульсы с инверсного выхода одновибратора 17. При выполняемой операции

It ll

Чтение раэрашается прохождение импульсов с одновибратора 17 через эле" мент .ИЛИ-НЕ 19 на вход синхронизации 10 второго триггера 7, а при операции

11

Запись - блокируется, что обеспеtt чивает запись во второй триггер 7 сигнала с выхода блока 3 сравнения только при считывании информации из 15 блока 1 оперативной памяти. Сигнал сравнения равен О при сонпадении дан-. ных на первой группе входов блока 3 сравнения (информацня, считываемая из блока 1 оперативной памяти) с дан- 20

Нымн на второй группе его нходон (эталонная реакция) и равен 1 нри их несовпадении, При исправном блоке 1 оперативной памяти на Р-нход второго тригге- 25 ра 7 поступают нули, и его состояние, а следовательно, и состояние элемен" та 16 индикации не изменяются. При обнаружении хотя бы одного расхождения триггер 7 устанавливается в 30 состояние логической "1". При этом формируется индикации "Неисправен" и блокируется генератор 12, т.е. происходит останов теста по адресу блока 1 оперативной памяти, где обнаружена неисправность.

Формула изобретения

Оперативное запоминающее устройст" $0 во с самоконтролем, содержащее блок оперативной памяти, выходы которого соединены с входами первой группы блока сравнения и являются информационными выходами устройства, генера- g5 тор, перный вход которого подключен к входу "Контроль/работа" устройства, а выход соединен с входом синхронизации счетчика, причем нулевой и втоgoA разряды информационного входа счетчика являются входами "Разрешение выборки" и "Чтение/запись" устройства соответственно, первый разряд информационного входа счетчика подключен к шине нуленого потенциала, разряды с третьего по (n+2) информационных входов счетчика являются адресными нходами устройства, вход установки счетчика соединен с первым входом генератора и входом установки н единичное состояние первого триггера и, является входом "Сброс" устройства, первый и второй выходы нулевого и первого разрядов счетчика подключены к входам сумматора по модулю два, выход которого подключен к входу выборки кристалла блока оперативной памяти, выходы разрядон с третьего по (и+2) счетчика подключены к адресным входам блока оперативной памяти, выход блока сравнения подключен к информационному входу второго триггера, выход которого соединен с вторым входом генератора и является индикаторным выходом устройства, а вход установки в "0" второго триггера соединен с выходом первого триггера, о т л и ч а ю щ е е с я тем, что, с целью поньппения быстродействия при самоконтроле, в него введены дешифратор, однонибратор, элемент ИЛИ-НЕ, мультиплексор, причем входы дешифратора соединены с выходами разрядов с (n+3) по (п + 2 + k) счетчика, вы- ходы дешифратора подключены к инфор" мационным входам первой группы мультиплексора и к соответствующим входам второй группы блока сравнения, информационные входы второй группы мультиплексора являются входами данных устройства, выходы мультиплексора подключены к входам данных блока оперативной памяти, управляющий вход мультиплексора соединен с входом

"Контроль/работа" устройства, нход одновибратора соединен с выходом сумматора по модулю два, прямой выход одновибратора соединен с третьим входом генератора, инверсный выход однонибратора соединен с первым входом элемента ИЛИ-НЕ, второй вход которого соединен с выходом третьего разряда счетчика, выход элемента

ИЛИ-НЕ подключен к входу синхронизации второго триггера, вход синхронизации первого триггера подключен к выходу (и+2) разряда счетчика.