Устройство адресации

 

Изобретение относится к вычислительной технике и предназначено для формирования исполнительных адресов обращения к ОЗУ ЭВМ. С целью расширения его функциональных возможностей за счет обеспечения двоично-разрядной инверсии адресов (необходимой при реализации алгоритмов БПФ) в устройство, содержащее ре- , гистр 8 адреса, регистр 7 индекса, сумматор 10, счетчик 15, дешифратор 17, блок 20 циклов, введены два мультиплексора 36, 37, а в блок 20-узел управления двоично-разрядной инверсией , состоящий из М-разрядного регистра , элемент М-2И-М-ИЛИ и элемент И. 1 з.п.ф-лы,, 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСОУБЛИН

12 А1 (19) (11) (51) 4 С 06 F 9/36

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

00 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ 21) 4183166/24-24 (22) 19.01.87 (46) 23.08.88. Бюл. N 31 (71) Таганрогский радиотехнический институт им.В.Д.Калмыкова (72) В.А.Сапрыкин, А.M.Ìàêååâ, Е.Ю.Шафран и А.С.Чирский (53) 681.325 (088.8) (фб) Авторское свидетельство СССР

И 1068939, кл. С 06 F 9/36, 1984.

Автбрское свидетельство СССР

9 1267416, кл.G 06 F 9/36, 1984. (54) УСТРОЙСТВО АДРЕСАЦИИ (57) Изобретение относится к вычислительной технике и предназначено для формирования исполнительных адресов обращения к ОЗУ ЭВМ. С целью расширения его функциональных воэможностей эа счет обеспечения двоично-разрядной инверсии адресов (необходимой при реализации алгоритмов

БПФ ) в устройство, содержащее регистр 8 адреса, регистр 7 индекса, сумматор 10, счетчик 15, дешифратор

17, блок 20 циклов, введены два муль-типлексора 36, 37, а в блок 20-узел управления двоично-разрядной инверсией, состоящий из M-разрядного регистра, элемент М-2И-М-ИЛИ и элемент

И. 1 э.п.ф-лы,, 4 ил.

1418712

Изобретение относится к вычислительной технике и может быть исполь(,. зовано прн построении устройств фор,мирования адресов данных в универсальных и специализированных вычислительных машинах.

Целью изобретения является расширение функциональных возможностей за счет обеспечения двоично-разряд- !О ной инверсии адресов, необходимой при реализации алгоритмов БПФ.

На фиг.l приведена структурная схема устройства адресации; на фиг.2структурная схема блока циклов; на !5 фиг.3 — функциональная схема узла управления циклом; на фиг.4 — функциональная схема узла управления двоично-разрядной инверсий адресов.

Устройство адресации (фиг.1} содержит управляющий вход.1, элемент

ИЛИ 2, коммутатор 3, элемент И 4, гактовый вход 5, эл .мент И 6, регистр индекса, регистр 8 адреса, выход 25

Ф, сумматор 10, управляющий вход 11, 1оммутатор 12, информационный вход

13, коммутатор 14, счетчик 15, счетный вход l6, дешифратор 17, кодовый вход 18., информационный вход 19 ЗО блока 20 циклов, информационный вы1 ход 21 блока 20 циклов, входы 22 и

23 блока циклов, вход 24 адреса, вход

25, вход 26 блока циклов, вход 27, вход 28 блока циклов, вход 29, вход

30 блока циклов, вход 31., входы 32 и 33 блока циклов, вход 34, выход

35 блока циклов, мультиплексоры 36 и 37.

° Блок 20 циклов (фиг.2) содержит дО

Дешифратор 38 адреса, М узлов 39 управления циклом, узел 40 управления двоично-разрядной инверсией адресов, входы 41-47 узла управления циклом, выходы 48-50 узла управления циклом, входы 51-53 узла управления двоичноразряцной инверсией, выход 54 узла управления двоично-разрядной инверсией.

Узел 39 управления циклом (фиг,3) содержит элементы И 55 — 58; элементы ИЛИ 59 и 60, регистры 61 и 62 и счетчик 63.

Узел 40 управления двоично-разрядной инверсией адресов (фиг.4) содержит элемент И 64, М-разрядный регистр 65, элемент М-2И-М-ИЛИ 66.

Устройство работает следующим образом.

Исходным состоянием устройства является наличие нулевых потенциалов на входах 1,11,16,18,24,25,27,29,31.

На тактовый вход 5 устройства подаются импульсы тактовой серии.

Режим прямой адресации достигается подачей на кодовый вход 18 устройства кода 10. При этом на втором выходе дешифратора 17 появляется единичный потенциал, который через элемент.

ИЛИ 2 поступает на первый вход элемента И 4, разрешая прохождение импульсов тактовой серии с входа 5 устройства на тактовый вход регистра 8 адреса. ТаК как на входах 1 и ll устройства держится нулевой потен" циал, то через коммутаторы 3,12 информация с входа 13 устройства записывается в регистр 8 адреса и попадает HG выход 9 устройства.

Для осуществления режима адресации с индексацией необходимо подать на вход дешифратора 17 кодовую комбинацию 01, которая возбудит на первом его выходе единичный потенциал, по которому коммутатор 14 пропустит на вход регистра 7 индекса информацию с входа 13 устройства. По тактовому импульсу с входа 5 устройства . эта информация запишется в регистр 7.

Затем на вход 18 устройства необходимо подать кодовую комбинацию 10, что позволит записать "смешение" в регистр 8 адреса с входа 13 устройства через коммутаторы 12 и 3, так как на входах 1 и 11 устройства поддерживаются нулевые потенциалы. Так как модификация адреса производится на сумматоре 10, то необходимо в цикле подготовки занести содержимое регистра 7 индекса в регистр 61 одного из узлов 39 управления циклом блока 20 циклов. Для этого на вход

l8 устройства подается кодовая комбинация 00, а на управляющий вход !

l — единичный потенциал, который коммутирует выход регистра 7 на вход

19 блока 20 циклов.

На вход 24 устройства подается код адреса выбранного узла управления циклом, а на вход 25 " импульс записи. При этом информация из реги" стра 7 запишется в регистр 61 выбранного узла 39. На этом подготовка к формированию адресов с индексацией заканчивается.

Рабочий цикл начинается с подачи на вход сумматора 10 информации с

14) 87 выхода регистра 61 узла 39 управления циклом. Для этого необходимо подать потенциал считывания из регистра 61 узла 39 управления циклом.-Потенци5 ал считывания подается на вход 27 устройства при зафиксированном .коде адреса узла 39 управления циклом. На управляющий вход 1 устройства необходимо подать единичный потенциал, ко- 10 торый коммутирует выход сумматора 10 на вход регистра 8 адреса через муль- типлексор 37 и коммутатор 3. Подачей на вход 18 устройства кодовой комбинации 10 открывается элемент И 4, 15 так как на выходе дешифратора 17 появляется единичный потенциал, который через элемент ИЛИ 2 поступает на вход элемента И 4, разрешая прохождение тактовых импульсов с входа 20

5 устройства на синхровход регистра

8 адреса, выход которого является вы-. ходом 9 устройства.

Режим адресации с "продвижением" индекса отличается от предыдущего Ж .тем, что в .рабочем цикле на счетный вход 16 устройства подается счетный импульс, по которому индекс наращивается на единицу.

Режим "магазинной" обработки 30 массива данных с постоянным шагом наращивания адресов начинается с загрузки адреса первого числа в регистр к

8 адреса по режиму прямой адресации. В рабочем цикле на управляющем входе 11 устройства отсутствует сигнал, в результате чего на выход коммутатора поступает значение шага.с информационного входа 13 устройства.

Режим "магазинной" обработки мас- 40 сива данных с переменным шагом наращивания адресов начинается с загруз.ки адреса первого числа в регистр 8 адреса по режиму прямой адресации.

В цикле подготовки производится запись значений шагов, которые поочередно записываются в регистры 61 узлов 39 управления циклов. Рабочий цикл начинается заданием кода узла на вход 24 устройства и потенциала 50 считывания на вход 27 устройства. Переход от одного шага адресации к другому производится заданием адреса узла на вход 24 устройства.

В режйме адресации К М-мерным массивам данных устройство адресации позволяет отсчитывать количество шагов адресации и переключать константы шага. Адрес первого числа за12

4 носится в регистр 8 адреса по режиму прямой адресации. В цикле подготовки производится запись необходимого количества шагов адресации, но не более М, в регистры 61 и 62 шага узлов

39 управления циклом 39, а в регистры 62 заносятся значения счетных констант. Запись в регистры 62 каждого узла 39 производится заданием кода адреса узла на входе 24 устройства и подачей импульса записи на вход 29 устройства. После записи информации в регистры 62 узлов 39 необходимо произвести перезапись этой информации в счетчики 63 узлов 39.

Перезапись производится подачей импульса записи на вход 31 устройства.

Суммирование счетных констант начинается с шага, записанного в узел 39 управления циклом, счетный вход 46 которого соединен с входом 22 блока

20 циклов. После каждого суммирования содержимое счетчика 63 узла 39 увеличивается на "1". Каждая счетная константа представлена в виде

Х двоичного дополнения pо 2 — 1„ где

М вЂ” коли ество разрядов в счетчике 63 шагов. Рабочий цикл начинается подачей на вход 18 устройства кодовой комбинации 11, в результате чего на третьем выходе дешифратора возбудится единичный потенциал, ко" торый откроет элемент И 6 и пропустит на вход 22 блока 20 циклов тактовые импульсы с входа 5 устройства.

На входе 1 устройства необходимо поддерживать единичный потенциал, что позволит скоммутировать на вход регистра 8 адреса выход сумматора

10, соединенного с одним из входов коммутатора 3 через мультиплексор 37, После того, как счетчик первого узла управления циклом достигает до ч

2 — 1, на выходе распространения переноса этого счетчика появится единичный потенциал, который поступив на инвертирующий вход элемента И 58, закрывает прохождение тактовых импульсов на вход считывания информации иэ регистра 61, одновременно разрешая перезапись состояния счетчика. Сигнал переноса поступает на выход 49 узла 39. Выход элемента

И 58 соединен с выходом 48 узла 39.

Импульс переноса из первого узла управления циклом попадает на вход 46 следующего узла управления циклом, в результате чего происходит сумми1418712 рование константь1 шага, записанной в регистр 61 этого узла, а счетчик 63 этого узла увеличит содержимое на единицу. После перезаписи счетчика

63 в первом узле управления циклом исчезнет сигнал переноса, поэтому следующий узел управления циклом отключается от сумматора 10 к которому снова подключается регистр 61 пер- 10 вого узла управления циклом. Так как выходы регистров 61 всех узлов 39 управления циклом соединены параллельно, то регистры должны быть трехстабильными, т.е. иметь третье (отклю15 ченное) состояние, поэтому необходимо управлять считыванием из соответствующего регистра. Такое, управление выполняется при помощи элемента И 58 каждого узла управления циклом. Если счетчик 63 не переполнен, то на инвертирующий вход элемента И 58 поступает разрешающий потенциал и через элемент И 58 проходит счетный импульс, который через. элемент ИЛИ 59 25 производит считывание содержимого регистра 61 в линию. Выбранный алгоритм подготовки адресов заканчивается, как только появится сигнал переноса с последнего М-ro узла управления циклом, по которому на вход 18 устройства адресации необходимо подать кодовую комбинацию 00.

Для подготовки адресов по алгоритму двоично-разрядной инверсии не35 абходимо в цикле подготовки записать константу в регистр 65 узла 40 управЛения двоично-разрядной инверсией.

Для этого необходимо подать код адреса узла 40 на вход 23 блока 20 циклов и импульс записи — на вход 26 блока 20 циклов. Константа представляет собой слово, в одном из разрядов которого записана единица, а во всех остальных разрядах — нули, Единица 45 записывается в разряд, соответствующий циклу,в котором производится двоичнр-разрядная инверсия адресов. 3атем производится подготовка узлов управления циклами по методике, описанной ранее, причем порядок подготовки режима адресации не имеет значения. В регистр 61 узла 39 управления циклом, который управляет двоично-разрядной инверсией адресов, записываетL

55 ся константа, равная 2, где L— длина массива, выборка данньгх из которого производится по двоично-разрядным адресам. Константа в регистр

61 записывается в виде двоично-разрядной инверсии, т.е. если константа имеет вид в двоичном иэображении о 1 1 а,2+ a,2+, °...+ а,2 где q — разрядность константы шага, то в регистр 61 узла 39 управления циклом константа записывается в виде -1 С(-2 д аб 2 + а12 +У ° +а%- 2 Ф где а,Е, 0,1 Сущность алгоритма подготовки адресов по двоично-разрядной инверсии заключается в организации переноса из старших разрядов в младшие при суммировании текущего адреса, запи санного в регистр 8 адреса, и константы шага адреса, Для этого в устройство адресации введены два двухвходовых мультиплексора 36 и 37. На входы мультиплексора 36 подсоединен выход регистра 8 адреса, причем, на один из входов мультиплексора выход регистра 8 адреса заводится в следующем лорядке следования двоичньгх веО 1 -1 сов разрядов адреса: 2, 2 ...,,2 где q — разрядность адресного слова, назовем этот порядок прямым или естественным, а на другой вход мультиплексора содержимое регистра 8 заносится в порядке, обратном первому, т.е. — 2, ..., 2 . 2, назовем его инверсным порядком. Выход сумматора

l0 подключен к.мультиплексору 37 по точно такой же схеме, Подготовка адреса по двоичноразрядному алгоритму отличается от описанного режима выборки элементов из М-мерных массивов данных только тем, что в цикле подготовки двоично-разрядного адреса этот цикл отмечен единицей в соответствующем номеру цикла разряде регистра 65 узла

40 управления. Счетный импульс с выхода элемента И 58 узла 39 поступает на вход соответствующего элемента И, входящего в состав элемента 66, на другой вход которого приходит единица с соответствующего, разряда регистра 65 узла 40,- в результате чего этот импульс появляется на выходе 54 узла 40, а затем на выходе

35 блока 20 циклов. С выхода 35 импульс поступает на управляющий вход мультиплексоров 36 и 37 и коммути14187! 2 рует на выход мультиплексора вход, на который подключен. выход регистра .

8 (а на мультиплексоре 37 — выход сумматора 10) в инверсном порядке. Такая схема включения необходима для вычисления адреса по формуле.

А„,= А, + К„, 10 где А„,, А„, К вЂ” последующий адрес, текущий адрес, константа шага соответственно °

Чтобы получить искомый адрес, необходимо полученную сумму А.„, записать в регистр 8 адреса в прямом порядке расположения весов разрядов.

Это реализуется мультиплексором 37.

20 формула изобретения

Устройство адресации, содержащее элемент ИЛИ, два элемента И, регистр адреса, сумматор, три коммутато-g5 ра, регистр индекса, счетчик, дешиф- . ратор, блок циклов, причем вход разрешения выдачи адреса устройства подключен к первому входу элемента ИЛИ и к управляющему входу первого коммутатора, выход которого подключен к информационному входу, регистра адреса, выход которого является информационным выходом устройства, первый информационный вход первого коммута35 тора подключен к выходу второго коммутатора и второму информационному входу блока циклов, управляющий вход второго коммутатора является входом признака начальногб адреса устройст4и ва, информационный вход устройства . подключен к первым информационным входам второго и третьего коммутаторов, вход инкрементирования индекса устроиства подключен к счетному вхо- 45 ду счетчика, выход которого подключен к второму информационному входу третьего коммутатора, выход которого подключен к информационному входу регистра индекса, выход которого подключен к второму информационному входу второго коммутатора и к информационному входу счетчика, вход тактовых импульсов устройства подключен к первым входам первого и второго элементов И и синхровходу регистра индекса, выход второго элемента И подключен к пятому управляющему входу блока циклов, вход кода режима адресации устройства подключен к входу дешифратора, первый, второй, -,;:. етий выходы которого подключены соответственно к управляющему входу третьего коммутатора, к второму входу элемента ИЛИ и второму входу в,орого элемента И, выход элемента И!П1 подключен к второму входу первого элемента И, выход которого подключен к синхровходу регистра адреса, вход адреса устройства подключен к первому информационному входу блока циклов, входы признаков записи инцексов, чтения индексов, записи количества индексов и установки режима работы устройства подключены соответственно к первому, второму, третьему и четвертому управляющим вход:. .м блока циклов„ информационный выход KGTc. рого подключен к второму информационному входу сумматора, первый управляющий выход блока циклов подключен к выходу конца цикла работы устрой— ства, отличающееся тем, что, с целью расширения функциональных возможностей за счет обеспечения двоично-разрядной инверсии, в устройство введены первый и второй мс льтиплексоры, причем информационные вхо" ды первого мультиплексора соединены с выходом регистра адреса, выход первого мультиплексора соединен с первым входом сумматора, выход которого соединен с информационными входами второго мультиплексора, выход которого соединен с вторым информационным входом первого коммутатора, управляющие входы первого и второго мультиплексоров соединены с вторым управляющим выходом блока циклов.

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок циклов содержит группу из М узлов управления циклом, дешифратор, элемент

И, элемент М-2И-М-ИЛИ и М-разрядный регистр, причем первые входы узлов управления циклом соединены с первым входом элемента И и с первым управляющим входом блока, вторые, третьи и четвертые входы узлов управления циклом соединены с вторым, третьим и четвертым управляющими входами блока соответственно, первые информационные входы узлов управления циклом соединены с информационным входом M-разрядного регистра и.с вторым информационным входом блока, вход дешифратора является пер14) 87l 2

Я 21

28

Фиг.2 вым информационным входом блока, выходы дешифратара соединены соответственно с пятыми управляющими входами узлов управления циклом и вторым входом элемента И, выход которого соединен„, с синхровходом М-разрядного регистра, выходы которого поразрядно соединены с соответствующими первыми входами элемента М-2И-M-ИЛИ, Я выход которого является вторым управЛяющим выходом блока, информационные выходы узлов управления циклом образуют информационный выход блока, вторые входы элемента И-2И-M-ИЛИ соединены с первыми управляющими выходамй соответствующих узлов управления циклом, шестой вход И-го узла управления циклом является пятью управляющим входом блока; второй управ.ляющий выход каждого предыдущего узла управления циклом соединен с шестым управляющим входом следующего узла управления циклом, второй управляющий выход каждого предыдущего узла управления циклом соединен с шестым управляющим входом следующего узла управления циклом, второй управляющий выход первого узла управления циклом является первым управляющим выходом блока.

14187! 2

Фиг Ф

Составитель Б.Резван

Редактор Н.Гунько Техред И.Верес Корректор Н.Король

Заказ 4154/46

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4