Адаптер канал-канал

 

Изобретение относится к вычислительной технике и может быть использовано в многомашинных вычислительных комплексах. Цель изобретения - повышение производительности адаптера за счет непосредственной асинхронной передачи управляющих и информационных сигналов из канала в канал путем введения в адаптер, содержащий два полуадаптера 1, 2 и блок 7 микропрограммного управления, блока 8 коммутации обмена и сокращения времени реакции адаптера на сбои путем введения таймера 9. 2 з.п. ф-лы, 7 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ав Бип 51) 4 G 06 F 13/00 (21) 4209537/24-24 (22) 11.03.87 (46) 23.09.88. Бюл. Р 35 (72) В.P.ÌèõàéëîBà, С.О.Попов и К.Д.Шагов (53) 681.325 (088.8) (56) Авторское свидетельство СССР

Ð 734661, кя. С 06 Р 13/00, 1980.

Авторское свидетельство СССР и 1144114, кл. G 06 F 13/00, 1985. (54) АДАПТЕР КАНАЛ-КАНАЛ (57) Изобретение относится к вычислительной технике и может быть использовано в многомашинных вычислительных комплексах. Цель изобретения — повышение производительности адаптера за счет непосредственной асинхронной передачи управляющих и информационных сигналов из канала в канал путем введения в адаптер, содержащий два полуадаптера 1, 2 и блок 7 микропрограммного управления, блока 8 коммутации обмена и сокращения времени реакции адаптера на сбои путем введения таймера 9. 2 з.п. A-лы, 7 ил.

/5п у

1425694 (информация ат абонента) блока 7,входы 20 и 21 "Адрес опознан", с первого

Изобретение относится к яьгч .;слительной технике и может быт.- использовано как системное устройство для связи цифровых вычислительных машин в многомашинном вычислительном комппо шестой управляющие выходы 22-27 и управляющие выходы 28-31 первой, второй, третьей и четвертой групп выходов блока 7, вход 32 синхронизации адаптера информационные входы 33 и

34 блока 7, выходы 35 и 36 признаков первой и второй групп выходов блока

7, 35.1 и 36, 1 ПГ01, ПГ02 (признак готовности к обмену полуадаптеров i и 2), 35.2 и 36„2 ЗП1, ЗП2 (признак выполнения команды ЗЯписЯть в ПОлу адаптерах 1 и 2), 35.3 и 36.3 ВН2-1 (признак Внимание" от другого полуацаптера), 35.4 и 36.4 ЧТ1, ЧТ2 (нризнак вы олнения команды "пСчитать в полуадаптерах 1 и 2), 35.5 и 36.5

УПР1, УПР2 (приэнак выполнения команды "Управление" я полуадаптерах 1 и

2), 35.6 и 36.6 K01„ К02 (признак окончания команды обмена данными в полуацаптерах 1 и 2), седьмой и восьмой управляющие выходы 37 и 38, первый и второй входы 39 и 40 команд, вход 41 синхронизации блока 7.

Входы 10.,12 и выходы 16 адаптера являются информационными, адресными входами групп входов и ицформационными выходами группы выходов первого полуадаптера. Входы 11, 13 и выходы

17 адаптера являются информационными, адресными входами групп входов и инсрормационными выходами группы выходов второго полуадаптера.

Блок микропрограммного управления (фиг.2) содержит схемы 42 и 43 формирования адреса микракоманд, регистры

44 и 45 адреса микрокоманд, мультиплексор 46, блок 47 памяти микрокоманд, регистры 48 и 49 микрокоманд, выходы 50 и 51 анализа групп выходов регистров 48 и 49: 50.1, 51.1

AH K0N1 (анализ команды 1); 50,2, 51,2 — AH.KÎÌ2 (анализ команды 2);

50„3, 51.3 — AH,Ê01, AH.Ê02 (анализ завершения операции передачи данных в полуадаптерах 1 и 2); 50,4, 51,4

АН.ВН2-1 (анализ признака "Внимание" от другого полуадаптера); 50.5, 51,5

AH,ßÄP-К (анализ наличия сигнала АДРК" в полуадаптерах Iи 2); 50.6, 51:.6AH,ÓHÐ-К (анализ наличия сигнала

"УПР-К" в полуадаптерах 1 и 2); 50.7, 51 7 — АН.ИНФ-К (анализ наличия cHI"нала "ИНФ-К" в пол гадаптерах 1 и 2), 50,8, 51.8 — AH.,BSP--К (анализ наличия сигналая "ВБР-К" я полуадаптерах 1 и лексе.

Целью изобретения является повышение производительности адаптера за счет непосредственной асинхронной передачи управляющих и информяционных сигналоя из канала я канал путем введения блока коммутации обмеча и эа счет новой Органиэации связей в адаптере и сокращения времени реак- 15 ции адаптера на сбойные oèòóàöèII путем введения таймера.

Ня фиг. 1 представлен адаптер канал-канал; на фиг, 2 - блок микропрограммного управления; на фиг.3 - 20 таймер на фиг. 4 — блок коьтутации

Обмена HP- фиг„5 — схема AGpIIHpoHI" ния адреса микрокаманд: на фиг. 6 временная диаграмма последовательнссти сигналов при передаче одного байта данных из канала Х в канал JI; ня фиг, 7 =. блок--схема алгоритма выполкения адаптером канал-канал команды

Записать .

Адаптер канал-канал (фиг.,1) садер- 30 жит два полуадаптера 1 и 2„. каждый иэ которых включает регистр 3.1(3.21 команд, схему а.1(4..) сравнения адресов,, регистр 5.1(5.2) состояния и мультиплексор 6.1(6„.2) выходных сигналов„ блок 7 микропрограммного управления, блок 8 коммутации обмена, ТЯЙмер 9, инфармЯцианные вхОды 10 и

11, адресные входы 12 и 13, управляющие входы 1 . и 15 соответственно 10 первой и второй групп входов адаптера, первые и вторые входы 14.1 и 15„1

,,ИНФ-К (информация от канала), 14,2 и 15.2 УПР-К (управление от канала), 14.3 и 15.3 АДР-К (адрес or канала).„ 45

14.4 и 15.4 ВБР-К (выборка),. 14,5 и

15.5 РВБ-К (разрешение выборки), 1ч.о и 15,6 БЛК-К (блокировка), 14.,7 и

15.7 РАБ-К (работа канала) блока 7, информационные выходы 16, 17, управляющие выходы 18 и 19 первой и второй групп вь|ходов адаптера соответственно, первые и вторые выходы 18. I и

19.1 РАБ-А (работа абонемента),, 18.2 и 1 9.2 УПР -A (управление or абонемен- .:< та), 18.3 и 19.3 АДР-А (адрес от або-немента), 18.4 и 19.4 ВБР-А (обратная выборка), . 18.5 и,9,5 ТРБ-A (требо:вание ат абонента),. 18.6 и 19.6 ИНФ-.:- :.

694

3 1425

2); 50.9, 51.9 — АН.ЧТ (анализ выполнения команды "Считать" в полуадаптерах 2 и 1); 50.10, 51 ° 10 — AH.УПР (анализ выполнения команды Управление" н полуадаптерах 2 и 1); 50,11, 51.11 — АН.ЗП (анализ выполнения команды "Записать" в полуадаптерах 2 и 1); 50.12, 51,12 — АН.РВБ-К (анализ наличия сигналон "РВБ-К" в полу- 10 адаптерах 1 и 2); 50.13, 51.13

АН. ЛК-К (анализ наличия сигналов

"БЛК-К" в полуадаптерах 1 и 2), выходы 52 и 53 адреса следующей микро- команды регистров 48 и 49. 15

Блок 8 коммутации обмена (фиг.4) содержит элементы НЕ 54-57, элементы

И 58-66, элементы ИЛИ 67-70, RS-триггеры 71 и 72.

Таймер 9 (фиг.3) содержит тригге- 20 ры 73 и 74, счетчики 75 и 76, триггеры 77 и 78.

Схема 42(43) формирования адреса микрокоманд (фиг.5) блока 7 содержит с первого по одиннадцатый элементы И

79 первой группы, с первого по четвертый элементы И 80 второй группы, с первого по второй элементы И 81 третьей группы, элементы ИЛИ 82 группы элементов, выход 83. 30

На фиг. 6 изображена временная диаграмма последовательности сигналов при передаче одного байта данных из канала 1 н канал 2; на фиг. 7 — блоксхема алгоритма выполнения адаптером канал-канал команды "Записать".

Регистры 3.1 и 3.2 предназначены для приема кода команды с информационных входов полуадаптеров 2 и 1 соответственно по управляющим сигналам 40

"ШК1-РК2" (шина канала I — регистр команд 2) с выходов 23 и 26 блока 7 микропрограммного управления и передачи его на один из информационных входов мультиплексоров 6.1 и 6.2 со- 45 ответственно.

Схемы 4.1 и 4.2 сравнения адресов осуществляют сравнение адресов, поступающих с информационных и адресных входов полуадаптеров 1 и 2 соответст- 0 ненно, при отсутствии на управляющих входах сигналов "Блокировка", поступающих с выходов 22 и 25 блока 7 соответственно.

Регистры 5.1 и 5.2 предназначены

55 для формирования байтов состояния по сигналам сброса с выходов 24 и 27 и сигналам установки с выходов 29 и 31 блока 7 и передачи байтов состояния на один из информационных нходон мультиплексоров 6.1 и 6.2 соответственно.

Адаптер указывает свое состояние каналу, используя пять битов байта. состояния: нулевой — указатель 11Внимание", третий — указатель Занято", четвертый — указатель "Конец работы канала 1, пятый — указатель Конец работы устройства" и седьмой — указатель "Особый случай".

Мультиплексоры 6.1 и 6.2 предназначены для приема информации на один из информационных входов в зависимости от управляющих сигналов с выходов

28 и 30 блока 7 и передачи ее на информационные выходы 16 и 17 адаптера соответственно.

По сигналу "PK-ИА" (регистр команд в шину адаптера) на управляющих входах мультиплексоров 6.1 и 6.2 команды из регистров 3.1, 3.2 передаются на выходы 16 и 17 соответственно. По сигналу "ШК2-ША" (шина канала 2 в шину адаптера) на управляющих входах мультиплексоров 6.1, 6.2 данные с входов 11 и 10 адаптера, выданные в полуадаптеры 2.1, передаются на выходы 16 и 17 соответственно.

По сигналу "РА-ША" (регистр адреса в шину адаптера) на управляющих входах мультиплексоров 6.1, 6.2 адрес с входов 12 и 13 адаптера передается на выходы 16 и 17 соответственно. По сигналу "PC-IllA" (регистр состояния в шину адаптера) на управляющих входах мультиплексоров 6. 1, 6.2 передается байт состояния на выходы 16 и 17 соответственно.

Блок 7 микропрограммного управления осуществляет управление работой полуадаптеров 1 и 2 в соответствии с записанным в блоке 47 постоянной памяти микрокоманд алгоритмом работы.

Блок 8 коммутации обмена состоит из схемы коммутатора и двухразрядного регистра и осуществляет в режиме передачи данных преобразование управляющих сигналов "ИНФ-К" полуадаптером

1.2 н управляющие сигналы "ИНФ-А" от полуадаптерон 2.1 соответственно и запись их на триггеры 71 и 72. При. этом сигнал "ИНФ-А" от полуадаптера, выполняющего команду "Записать", образуется инверсией сигнала "ИНФ-К" от канала, в котором выполняется команда "Считать", а сигнал "HH>-А" от полуадаптера, выполняющего команду

1425694

"Считать", образуется сигналом "ИНФК от канала, в котором выполняется команда Записать". Установки и сбросы сигналов "ИНФ-А" в полуадаптерах, tl

5 выполняющих команду Уточнить байт команды, осуществляются сигналами

"МУ ИНФ-А", "МС ИНФ-А" с входов 37 и 38 блока 8 соответственно.

Таймер 9 предназначен для сокращения времени реакции адаптера на сбойные ситуации за счет выработки на счетчиках 75 и 76 сигналов пере,полнения, записи их на триггерах 77, 78 с последующей передачей в блок 7, Адаптер работает следующим образом.

В исходном состоянии каждый полуадаптер находится в ожидании команды, от канала или признака "Внимание" от 20, другого полуадаптера (фиг,6)„

Последовательность начальной вы;, борки полуадаптера 1 начинается с

: выдачи каналом I на вход 10 адреса адаптера, сопровождаемого сигналами "АДР-К", "ВБР-К", "РВБ-К". После сня-. тия сигнала "Блокировка" на управляющем входе 22 схемы 4.1 в случае сравнения адреса, выданного каналом на вход 109 с адресом полуадаптеря,,поступающим с входа 12, на выходе .,схемы 4.1 вырабатывается сигнал "Адрес опознан". В этом случае блок 7 прерывает распространение, сигнала

,"ВБР-К", выставляет на выходе 18.1

,,сигнал РАБ-А, которыи передается и н 35

;на вход разрешения счета счетчика 75 таймера 9, и начинает работать

,по записанной в постоянной памяти блока 47 микропрограмме. При этом организация условных и безусловных переходов по микропрограмме образуется модификацией адреса микрокоманды °

Модифицированный адрес, записываемый в регистры 44 и 45 блока 7, образуется на выходах элементов И 80 группы схем 42 и 43 после подачи на их входы адресов микрокомянд с выходов 52.и 53 регистров 48 и 49, сигналов Адрес опознан, Переполнен 50 ние", "РАБ-К" с входов 20, 21, 33, 34; 14.7 и 15.7 и результатов анализа сигналов с выходов элементов И 79 схем 42 и 43. Например, после выдачи

"РАБ-А" каналу I на первый вход 50 5 четвертого элемента И 79,4 схемы 42 поступает сигнал "АН,АДР-К" и, пока на втором входе этого элемента И будет сигнал "AE|P-К", адрес в регистре

44 не изменится, т.е. полуадаптер 1 находится в ожидании сброса сигналя АДР-К". После сброса каналом сигнала "АДР-К" в модифицированный разряд регистра 44 запишется ноль, в регистр

48 иэ блока 47 памяти занесется новая микрокоманда, в адресном поле которой будет адрес следующей микрокоманды, а и в информационном снимется сигнал АН, АДР-К" и появится на выходе 28 блока

7 микроприказ "РА-ША", С приходом сигналя "PA-ПА" ня управляющий вход мультиплексора 6,1 на его выходе появится адрес адаптера.

В следующем такте работы по новому адресу микрокоманды осуществляется выборка следующей микрокоманды с сигналами "AH.ÓÏÐ-К" и "АДР-А" на выходах 50.6 и 18.3 регистра 48 соответственно. Такт работы определяется частотой следования синхросигналов с входа 41.

Управление двумя полуадаптерами одним блоком 7 микропрограммного управления осуществляется следующим образом. В первой половине такта работы с мультиплексора 46 производится выборка микрокоманды полуадаптера

1, во второй — полуадаптера 2.

Анализ кода команды канала, поступившего, например, на вход 39 блока

7, осуществляется посредством двух микроопераций анализа "АН.КОМ1", "АН.КОМ2" с выходов 50.1 и 50,2 регистра 48 соответственно.

По сигналу "АН.КОМ1", подаваемому на вход 50.1 элементов И 80 группы, на выходах появляется результат анализа четырех старших разрядов кода команды, При этом однозначно определяются команды нПроверить ввод-вывод, "Управление", Считать, Считать в обратном направлении", "Уточнить байт команды".

По сигналу "АН.КОM2" аналогично AH.K0M1" происходит анализ двух младших разрядов кода команды. Сочетание микрооперяций "АН,КОМ1", "АН.КОМ2" однозначно определяет команды "Холостой ход", "Записать", Команды "Записать", "Считать", "Считать в обратном направлении", ."Управление" требуют для выполнения согласованной команды от другого канала. Например, команда Считать", посылаемая каналом I, мо>кет быть выполнена адаптером только после того, как каналом II будет по1425694 слана в адаптер команда пЗаписать, и наоборот.

Рассмотрим выполнение полуадаптером 1 команды "Записать" от канала

После анализа кода команды полуадаптер 1 сбрасывает сигнал "АДР-A" на выходе 18.3 блока 7 и подает на входы

50.9, 50.10 и 50.11 девятого, десятого и одиннадцатого элементов И 79 10 схемы 42 сигналы анализа. Логическое умножение сигналов "АН,ЧТЛ A ЧТ2", "АН.УПР УПРг", "АН.ЗПАЛЗП2" быть равно логической единице, если в полуадаптере 2 выполняются команды 15

"Считать", "Считать в обратном направлении 1, "Управление", |Записать соответственно. Сигнал "АН.ЧТ Л ЧТ2=1", если в полуадаптере 2 выполняется

11 11 согласованная команда Считать от канала II. В этом случае команды обоих каналов выполняются после передачи им байтов состояний из регистров 5.1, 5.2. Если один из сигналов

"AH.ЗП Л ЗП2" или "АН.УПР 1 УПР2" равен 25 единице, команда "Записать" отвергается полуадаптером 1 с указателем

"Занято" в третьем разряде регистра

5.1. Если полуадаптер 2 свободен, из регистра 48 на вход 35. 3 схемы .43 по- 30 ступает сигнал "ВЕ2-1". По сигналу

"ШК1-РК2" на управляющем входе 23 регистра 3.2 команд в полуадаптер 2

11 11 записывается код команды Записать

После сброса сигнала "УПР-К" блок 7 35

Формирует байт состояния на регистре

5.1 в зависимости от условий, сложившихся в адаптере, выдает на управляющий вход мультиплексора 6.1 сигнал

"РС-ША", а на выход 18.2 — сигнал 4р

"УПР-А" и выходит на ож щание сигнала "ИНФ-К" от канала I. Получив "УПРА" и байт состояния канал I выдает

"ИНФ-К", завершая тем самым последовательность начальной выборки. В от- 45 вет на "ИНФ-К" полуадаптер 1 сбрасывает сигналы "РС-IllA", "УПР-А" и выходит в ожидание сброса "ИНФ-К". По сбросу "ИНФ-К" полуадаптер 1 устанавливает на выходах 35.2, 35.1 регистра 48 сигналы "ЗП1", "ПГ01", которые передаются на входы элемента HE 54 и на входы элементов И 58, 61 блока

8 и выходит в ожидание сигналов, указывающих на окончание передачи данных: " ПР-К" по выходу 14.2 пятого элемента И 79 схемы 42 или

"K02" по входу седьмого элемента И 79 схемы 42 от канала I или полуадаптера 2 соответственно. Для этого на входы 50,6, 50.3 элементов И 79 из регистра 48 поступают сиги ы АН.УПР-К" и

"АН.КО2". Получив от полуадаптера 1 сигнал "ВН2-1", полуадаптер 2 путем подачи с выхода 31 блока 7 сигнала на вход регистра 5.2 устанавливает в единичное состояние нулевой разряд "Внимание" этого регистра и выдает сигнал "ТРБ-А" с выхода 19.5 блока 8 каналу II ° После приема байта состояния с указателем "Внимание" канал II вводит команду "Уточнить байт команды", по которой полуадаптер 2 с выхода 17 посыпает в канал нулевой байт состояния; передает каналу код команды из регистра 3.2; посылает байт состояния с указателем

"Конец работы канала" (KPK), "Конец работы устройства" (КРУ) в 4,5 разрядах байта состояния.

Обработав код команды, ЦВМ через канал ?Т выдает в полуадаптер 2 согласованную команду "Считать". Аналогично полуадаптеру 1 полуадаптер 2 проверяет в полуадаптере 1 присутствие необходимой для начала обмена команды "Записать". При этом логическое умножение сигналов "АН.ЗПАЗП1" 1;

В случае, если один из сигналов "АН.

ЧТ /\ ЧТ1", "АН.УПР. А УПР1" равен логической единице, команда "Считать" отвергается полуадаптером 2 с указателями "Занято" в третьем разряде регистра 5.2. При условии "АН.ЗП А ЗП1"

=1 полуадаптер 2 устанавливает сигналы "ШК2-IllA" на управляющем входе мультиплексора 6.2 "ЧТ2", "ПГ02" на выходах 36.4, 36.1 регистра 49 блока 7 и выходит в ожидание сигналов "УПР-K" с входа 15.2 и "К01" с входа 35.6 схемы 43. С установкой сигнала "ПГ02" данные из канала I под управлением блока 8 коммутации обмена начинают передаваться в канал II.

Блок 8 работает следующим образом.

В исходном состоянии, при отсутствии сигналов "РАБ-А" на входах 18.1, .

19.1 и "ПГ01", "ПГ02" на входах 35.1, 36. 1 на R- u S-входы триггеров 71 и

72 поступает логический ноль, и триггеры находятся в состоянии хранения, на выходах 18.6, 19.6 блока 8 сигналы "ИНФ-А" отсутствуют. С приходом в блок 8 сигналов "ЗП1", "ЗП2" на входы

35.2, 36.2 сигналов. "ПГ01", "ПГ02" при наличии сигнала РАБ-А на устано1425694

10 вочный S-вход триггера 71 с выхода элемента ИЛИ 68 передается сигнал установки в единицу. При этом с выхода RS-триггера 71 сигнал "ИНФ-.A" передается в канал (фиг.7) и на инверсный вход установки в ноль триггера 73 таймера 9, разрешая запись логической единицы по переднему фронту сигнала "ИНФ К" с входа 14.1 в этот триггер. Канал отвечает выдачей бай-. та данных на информационные входы 10 и с задержкой сигнал "ИНФ-К"„ который поступает с входа 14.1 на элемент НЕ

57 и элементы И 63, 65 блока 8, Па переднему фронту этого сигнала производится установка триггера 73 таймера, и на вход сброса счетчика 75 поступает сигнал сброса. Если сиг-! нал "ИНФ-К". на входе 14.1 триггера 20

73 отсутствует, счетчик 75 продолжает работать в режиме счета, и сигнал переполнения с выхода 33 триггера 77 передается в блок 7, инициализируя занесение на регистр 44 начальный ад- 25 рес подпрограммы отключения адаптера от каналов.

Таким образом, с помощью таймера

9 осуществляется временной контроль начальной выборки, окончания обмена, 30 передачи данных на установку и сброс сигналов управления и идентификации в течение заданного времени, Сигнал

"ИНФ-К" от канала Х с входа 14.1 уз-! ла 8 через элемент И 65 передается

35 на установочный вход RS-триггера 72, с выхода которого сигнал "ИНФ-А" передается на RS-триггер 74 таймера 9 и на выхоц 19.6 полуадаптера 2 в канал

II. Принципы работы элементов 74, 76, 78 аналогичны описанным выше цля эле ментов 73, 75, 77. Приняв данные с выхода 17 адаптера, канал ТТ выдает сигнал "ИНФ-К", который поступает на вход 15.1 блока 8 и сбрасывает сиг45 нал " ИНФ-А" с выхода 18.6 триггера 71.

По сбросу "ИНФ-А" на выходе 18.6 канал Х сбрасывает информацию и сигнал "ИНФ-К" с входов 10 14.1 соответственна, в результате чего сигнал

"ИНФ-А" с выхода 19.6 снимается. Пас- ле сброса каналом IT. сигнала "ИНФ-К передача первого байта данных завершается, с выхода 18.6 триггера 71 снова выдается сигнал "ИНФ-А" каналу I, и адаптер готов к передаче сле55 дующего байта данных, После передачи последнего байта данных канал, являющийся инициаторам окончания обмена в ответ на РИНФ-А " р выдает на вход 14.2 блока 7 сигнал р1 Ff

УПР-К, например в полуадаптер

Па этому сигналу в блоке 7 на регистр 48 запишется микрокаманда с признаками "Ю1"=1 "ШК2-ША"=О, NC

ИНФ-А"=1; ПГО1":=0; ."ЗП1"=0 и полуадаптер .1 с выхода 16 передает в канал байт состояния с указателями "Конец работы канала", "Конец работы устройства" и сбра" сывает сигнал "РАБ-А" и выходит в исходное состояние. Получив сигнал "К01", полуадаптер 2 сбрасывает ПГ02" и также выходит на окончание команды "Считать". По сбросу сигналов "РАБ-А" в обоих палуадаптерах работа счетчиков 75, 76 таймера 9 блокируется.

Команда Считать" от канала I выполняется палуадаптерам 1 аналогично команде Записа1 ь р на сиг нал ЗП1

=-О, а сигнал "ЗП2"=1 и первым появляется сигнал "ИНФА" на выходе 19,6 триггера 72 блока 8, При выполнении команды управление" установка и сброс триггеров 71 и 72 производятся микрапрограммна па входам 37,1, 37.2 и 38.1, 38,2 соответственно.

При выполнении адаптером остальных команд сигнал "БН2-1" не выдается, и полуадаптеры работают независимо друг от друга па записанным в блоке 47 постоянной памяти микропрогpBMMQM, Формула изобретения

1. Адаптер канал-канал, содержащий два полуадаптера, каждый из которых содержит регистр команд, схему сравнения адресов, регистр состояния и мультиплексор выходных сигналов, блок микропрограммного управления, причем входы первых групп входов схем сравнения адресов первого и второго палуадаптерав соединены с информационными входами соответственно первой и второй групп входов адаптера, входы вторых групп входов схем сравнения адресов первого и второго палуадаптеров соединены с адресными входами соответственна первой и второй групп входов управления адаптера, управляющие входы первой и второй групп входов которого соединены соответственна с первыми и вторыми входами признаков

ИНФ-К, УПР-К, АДР-К, ББР-К, РВБ-К, 1425694

БЛК-К, РАБ-К блока микропрограммного управления, входы вторых групп входов схем сравнения адресов первого и второго полуадаптеров соединены с пер- S выми информационными входами соответствующих мультиплексоров выходных сигналов, выходы которых соединены с информационными выходами соответственно первой и второй групп выходов 10 адаптера, управляющие выходы первой и второй групп которого соединены соответственно с первыми и вторыми выходами признаков РАБ-А, УПР-А, АДР-А, ВБР-А, ТРБ-А блока микропрограммного 15 управления, первый и второй входы . признака "Адрес опознан" которого соединены с выходами схем сравнения адресов первого и второго полуадаптеров соответственно, управляющие 20 выходы блока микропрограммного управления с первого по шестой соединены соответственно с входом признака

"Блокировка" схемы сравнения адресов, входом сигнализации регистра команд и входом сброса регистра состояния первого полуадаптера, с входом признака "Блокировка" схемы сравнения адресов, входом синхронизации регистра команд и входом сброса регистра 30 состояния второго полуадаптера, управляющие выходы первой-четвертой групп выходов блока микропрограммного управления соединены соответственно с входами управления мультиплексо- 35 ра выходных сигналов и входами установки регистра состояния первого полуадаптера, с входами управления мультиплексора выходных сигналов и входами установки регистра состояния 40 второго полуадаптера, выходы регистров состояния в каждом полуадаптере соединены с вторыми информационными входами мультиплексоров выходных сигналов, отличающийся тем, 45 что, с целью повьппения производительности, в него введены блок коммутации обмена и таймер, причем первые и вторые входы признака ИНФ-К таймера и блока коммутации обмена соединены с первым и вторым входами признака ИНФ-К блока микропрограммного управления соответственно, первые и вторые входы признака РАБ-А таймера и блока коммутации обмена соединены соответственно с первым и вторым выходами признака РАБ-А блока микропрограммного управления, вход синхронизации которого соединен с входами синхронизации таймера и адаптера, первый и второй входы логических условий блока микропрограммного управления соединены с соответствующими выходами таймера, выход признака готовности к обмену данными первого полуадаптера и выход признака выполнения команды Записать" в первом полуадаптере первой группы выходов блока микропрограммного управления, выход признака готовности к обмену данными второго полуадаптера и выход признака выполнения команды Записать" во втором полуадаптере второй группы выходов блока микропрограммного управления соединены соответственно с первым, вторым, третьим и четвертым входами признаков блока коммутации обмена, седьмой и восьмой управляющие выходы блока микропрограммного управления соединены соответственно с входами установки и сброса блока коммутации обмена, первый и второй выходы которого соединены с соответствующими входами признака

ИНФ-A таймера и с управляющими выходами первой и второй групп выходов адаптера соответственно, информационные входы первой группы входов адаптера соединены с первым входом команд блока микропрограммного управления, информационным входом регистра команд и с третьим информационным входом мультиплексора выходных сигналов вто.— рого полуадаптера, информационные входы второй группы входов адаптера соединены с вторым входом команд блока микропрограммного управления, информационным входом регистра команд и третьим информационным входом мультиплексора выходных сигналов первого полуадаптера, выходы регистров команд в каждом полуадаптере соединены с четвертыми информационными входами мультиплексоров выходных сигналов.

2. Адаптер по и. 1, о т л и ч а ю— шийся тем, что блок коммутации обмена содержит четыре элемента НЕ, девять элементов И, четыре элемента

ИЛИ и два RS-триггера, причем первые входы с первого по четвертый элементов И соединены с первым входом РАБ-А блока, вторые входы первого и четвертого элементов И соединены с вторым входом признака блока и входом первого элемента НЕ, выход которого соединен с вторыми входами второго и третьего элементов И, третьи входы

1425á94

14 первого и третьего элементов И соединены с вторым входом ИНФ-К блока и входом второго элемента НЕ, выход которого подключен к третьим входам второго и третьего элементов И, выходы первого и второго элеМентов И соединены соответственно с первым и вторым входами первого элемента ИЛИ. третий вход которого соединен с входом сброса блока, выходы третьего и четвертого элементов И соединены с первым и вторым входами второго элемента ИЛИ, третий вход которого соединен с входом установки блока, вьгходы первого и второго элементов ИЛИ соединены соответственно с R--входом и S-входом первого RS-триггера, первые входы с пятого по восьмой элементов И соединен с вторым входом признака РАБ-A блока, вторые входы шестого и седьмого элементов И-соединены ! с четвертым входом признака блока и ! входом третьего элемента НЕ, выход которого соединен с вторыми входами пятого и восьмого элементов И, третьи входы шестого и восьмого элементов И соединены с первым входом признака ИНФ-K блока и входом четвертого элемента HE выход которого соединен

1 с третьим входом пятого и седьмого элементов И, выходы пятого и шестого элементов И соединены соответственно

, с первым и вторым входами третьего

, элемента ИЛИ, третий вход которого, соединен с входом сброса блока, выхо, ды седьмого и восьмого элементов И, соединены с первым и вторым входами четвертого элемента ИЛИ, третий вход которого соединен с входом установки блока, выходы третьего и четвертого

5 элементов ИЛИ соединены соответственно с R- u S-входами второго RS-триггера, четвертые входы элементов И с первого по восьмой соединены с выходом девятого элемента И, первый и второй входы которого соединены с первым и третьим входами признаков блока соответственно.

3. Адаптер по п.1, о т л и ч а ю— шийся тем, что таймер содержит четыре триггера и два счетчика ин9 версные входы установки в "0" первого и второго триггеров которого соединены с первым и вторым входами признака

ИНФ-A таймера, а входы синхронизации соединены с первым и вторым входами признака ИНФ-К таймера соответственно, выходы первого и второго триггеров соединены с входами сброса соот25 ветственно первого и второго счетчиков, входы разрешения счета которых соединены соответственно с первым и вторым входами признака РАБ-А таймера и с инверсными входами установки в "0 третьего и четвертого триггеров, установочные входы которых соединены с выходами переполнения соответственно первого и второго счетчиков, счетные входы которых соединены

35 с входом синхронизации таймера выход ды третьего и четвертого триггеров являются первым и вторым выходами переполнения таймера.

1425694

w3jft 1Я!

g) Р4 й. дуе74 3ЯФъ I. у4

%а

ВНК4ПИ Заказ 4772/48 Подписное

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, ч